Ultra-lage Specifieke On-weerstand LDMOS met Verbeterde Dual-gate en Gedeeltelijke P-onderlaag

Samenvatting

We presenteren een laterale dubbel-gediffundeerde MOS (LDMOS) transistor die een ongekende specifieke on-weerstand (R_on,sp) van 8,5 mΩ·mm² bereikt terwijl een 43 V doorbraakspanning (BV) wordt geleverd. Het apparaat incorporeert een verbeterde dual-gate-architectuur, gevormd door een hoog-gedote N-onderlaag onder de P-put, en een strategisch ontworpen gedeeltelijke P-onderlaag onder de N-drift-regio. Deze innovaties verminderen de kanaalweerstand (R_c) en mitigeren verticale elektrische-veldpieken, respectievelijk, wat een 37 % verbetering in on-weerstand oplevert ten opzichte van eerdere ontwerpen. Het analytische on-weerstandmodel en gedetailleerde simulatiegegevens bevestigen de afweging tussen R_on,sp en BV, wat de optimalisatie van doteringsconcentraties en laaggeometrieën begeleidt.

Achtergrond

Moderne analoge vermogens-IC's vereisen transistoren met zowel lage on-weerstand als hoge doorbraakspanning. Voor LDMOS-apparaten domineert de driftregio traditioneel de weerstand-spanning afweging [1–20]. In eerdere werkzaamheden werd een ultra-ondiepe graafisolatie (USTI) LDMOS geïntroduceerd [21], die diepte en hoek optimaliseerde voor superieure prestaties. Echter, in lage-spanningsregimes wordt de kanaalweerstand een significante bijdrage aan R_on,sp, wat nieuwe ontwerpstrategieën noodzakelijk maakt die zowel drift- als kanaalregio's aanpakken.

Methode

We hebben een LDMOS ontwikkeld met een verbeterde dual-gate en een gedeeltelijke P-onderlaag. Apparaatfysica werd gemodelleerd met behulp van de IMPACT.I, BGN, CONMOB, FLDMOB, SRH en SRFMOB simulatiepakketten. Een analytisch on-weerstandframework werd afgeleid om de bijdragen van de drift- en kanaalweerstand te dissecteren, wat de systematische optimalisatie van de N-onderlaag en gedeeltelijke P-onderlaag begeleidt voor minimaal R_on,sp en maximaal BV.

Resultaten en Discussie

Figuur 1a illustreert de doorsnede van het voorgestelde apparaat, met de dual-gate-structuur (graft-gate + N-onderlaag) en de gedeeltelijke P-onderlaag onder de driftregio. De N-onderlaag levert een lage-weerstandspad onder de P-put, wat R_c aanzienlijk verlaagt, terwijl de gedeeltelijke P-onderlaag de uitlegende regio uitstrekt en piek-elektrische velden onderdrukt, waardoor BV verbeterd wordt. De cruciale dimensionale parameters zijn samengevat in Tabel 1.

a Schematische doorsnede van de ultra-lage specifieke on-weerstand LDMOS met verbeterde dual-gate en gedeeltelijke P-onderlaag. b Equivalent on-weerstandmodel voor het voorgestelde apparaat.

Figuur 1b toont het equivalent on-weerstandmodel, waarbij de totale on-weerstand de reeksom is van de driftweerstand (R_d) en de kanaalweerstand (R_c). In het kanaal zijn de oppervlakte-gate en graft-gate-paden parallel, wat R_c = (R_chs + R_acc)‖(R_cht + R_nb) oplevert. Het verminderen van R_nb via een hoog-gedote N-onderlaag verlaagt R_c direct zonder andere prestatiemetriche te beïnvloeden. De driftweerstand werd geminimaliseerd door de gedeeltelijke P-onderlaag te incorporeren, de RESURF-effecten benutend zoals gedemonstreerd in eerdere studie.

Figuur 2 toont de afhankelijkheid van R_c van de N-onderlaag doteringsconcentratie (N_nb) voor single-gate en dual-gate configuraties. De dual-gate-structuur levert een 34 % reductie in R_c bij N_nb = 5,5 × 10¹⁶ cm⁻³. Verdere doping verhoogt R_c continu tot punch-through optreedt bij ≈1,05 × 10¹⁷ cm⁻³. Het analytische model komt nauwkeurig overeen met simulatie, wat het gebruik voor ontwerpoptimalisatie valideert.

Numerieke en analytische R_c als functie van N_nb met single-gate en dual-gate (Z = 1 cm). N_d duidt de N-drift doteringsconcentratie aan.

Figuur 3a onderzoekt de impact van N_nb op BV voor verschillende P-put doteringsniveaus (N_pwell). BV blijft stabiel bij lage N_nb maar daalt wanneer punch-through initieert. Een P-put-doting van 2 × 10¹⁷ cm⁻³ wordt geselecteerd om drempelspanning en doorbraakprestaties te balanceren. Figuur 3b visualiseert het stroomdichtheidsprofiel bij doorbraak, wat de afwezigheid van punch-through voor de gekozen parameters bevestigt.

a Numerieke BV versus N_nb voor verschillende N_pwell. b Stroomdichtheidsprofiel bij doorbraak voor N_nb = 10,5 × 10¹⁶ cm⁻³ en 14,5 × 10¹⁶ cm⁻³ met N_pwell = 2 × 10¹⁷ cm⁻³.

Om de driftweerstand verder te verminderen terwijl hoge BV behouden blijft, wordt een gedeeltelijke P-onderlaag (ΔL_pb) geïntroduceerd onder de N-drift-regio. Figuur 4a demonstreert dat een ΔL_pb van 0,1 µm en een doting van 1 × 10¹⁷ cm⁻³ de piek-BV van 43 V opleveren. De equipotentiaalcontour in de gedeeltelijke P-onderlaag-configuratie strekt dieper in het substraat, wat piek-elektrische velden aan de N-drift/P-onderlaag-interface vermindert (Figuur 4b). Deze ontwerpverschuiving verlicht verticale veldspanning en bevordert ladingbalans.

a BV versus ΔL_pb voor verschillende N_pb; inset toont equipotentiaalcontour voor N_pb = 1 × 10¹⁷ cm⁻³. b Elektrische-velddistributie aan het oppervlak en de P-onderlaag/N-drift-overgangsinterface.

Ladingbalansanalyse (Figuur 5a) wijst erop dat optimale N_pb van 1 × 10¹⁷ cm⁻³ gepaard met een N-drift-doting van 5,5 × 10¹⁶ cm⁻³ de doel-BV > 40 V bereikt terwijl R_on,sp laag blijft. Figuur 5b benadrukt de invloed van de STI-dikte (T_sti); een dikte van 0,3 µm levert een BV van 43 V op en mitigeert veldpieken onder de poly veldplaat-rand.

a Numerieke (gestippeld) en analytische (volledig) BV en R_on,sp versus N_pb voor diverse N_d. b Numerieke (gestippeld) en analytische (volledig) BV en R_on,sp versus T_sti.

Figuur 6 benchmarkt de voorgestelde LDMOS tegen bestaande Bipolaire-CMOS-DMOS (BCD) technologieën. Het ontwerp benut dezelfde maskerset voor de N-onderlaag en P-put-lagen, wat compatibiliteit met het bewezen BCD-processtroom garandeert. Vergeleken met onze eerdere LDMOS (8,5 mΩ·mm² vs 13,3 mΩ·mm²), bereikt de nieuwe structuur een 37 % reductie in specifieke on-weerstand tijdens het leveren van 43 V BV.

De benchmark van bestaande BCD-technologieën en de voorgestelde LDMOS.

Conclusie

We hebben een LDMOS-transistor geïntroduceerd die de kanaalweerstand tegelijkertijd verlaagt via een hoog-gedote N-onderlaag en de doorbraakspanning verhoogt door een gedeeltelijke P-onderlaag. Het resulterende apparaat bereikt 8,5 mΩ·mm² specifieke on-weerstand bij 43 V BV, wat een 37 % verbetering ten opzichte van eerdere werkzaamheden vertegenwoordigt. De fabricage-stroom is volledig compatibel met bestaande BCD-processen, wat directe integratie in geavanceerde analoge vermogens-IC's mogelijk maakt. Naarmate halfgeleiderdimensies blijven krimpen, kunnen verdere reducties in R_on,sp bereikt worden door de kanaallengte te verkorten terwijl de gedemonstreerde architecturale voordelen behouden blijven.

Afkortingen

BCD

Bipolaire-CMOS-DMOS

BV

Doorbraakspanning

LDMOS

Laterale dubbel-gediffundeerde metaal-oxide-halfgeleider-transistor

RESURF

Reduce surface-field

R_on,sp

Specifieke on-weerstand

USTI

Ultra-ondiepe graafisolatie