Hoog-Mobiliteit Germaanse p-MOSFETs met Amorf Silicium Passivatie: Oppervlakte-Oriëntatie Effecten

Samenvatting

We demonstreren dat amorf silicium (a-Si) passivatie, gedeponeerd door magnetron sputtering bij kamertemperatuur, germaanse (Ge) p-MOSFETs oplevert met record-hoge effectieve gatmobiliteit op (001)-georiënteerde substraten. Met een 0,9-nm a-Si kap, leveren de (001) toestellen een piek μeff van 278 cm²/V·s - bijna drie keer de Si universele mobiliteit - terwijl lage subthreshold swing en lekkage behouden blijven. Toestellen op (011) en (111) oriëntaties tonen lagere mobiliteit en hogere interface-toestandsdensiteit, wat het belang van kristaloriëntatie in Ge-MOSFET ontwerp benadrukt.

Achtergrond

Germanium biedt een hogere gatmobiliteit en een lager thermisch budget dan silicium, wat het aantrekkelijk maakt voor next-generation CMOS en dun-film transistors. Het bereiken van dit potentieel vereist een interface met minimale defectdensiteit. Amorf-Si kappen zijn uitgegroeid tot een toonaangevende passivatiestrategie omdat ze interface-toestanden onderdrukken, goede thermische stabiliteit vertonen, en bij lage temperatuur gedeponeerd kunnen worden door fysieke dampdepositie (PVD). In dit werk gebruiken we magnetron sputtering om a-Si op Ge(001), Ge(011) en Ge(111) wafers te laten groeien, en evalueren we de resulterende elektrische prestaties.

Methoden

Figuur 1a toont het procesverloop. Na een gedekte HF (1:50) reiniging, wordt een 0,5-0,9-nm a-Si laag gesputterd bij 50 W gedurende 60-100 s. Een 5-nm HfO₂ gate dielectrica wordt gedeponeerd door ALD (250 °C, TDMAHf/H₂O). Een 50-nm TaN gate elektrode wordt gesputterd, gepatroneerd, en geëtst. BF₂⁺ ionen (30 keV, 1×10¹⁵ cm⁻²) geïmplanteerd in de bron/drain, gevolgd door 15-nm Ni metallisatie en een 400 °C snelle thermische anneal voor activering. Figuren 1b en 1c illustreren de doorsnede en boven-zicht van een voltooide toestel.

Transmissie elektronenmicroscopie (TEM) van de 0,5-nm en 0,9-nm a-Si stacks (Fig 2) onthult dat de dunne kap volledig geoxideerd is, terwijl de dikke er twee Si monolagen behoudt na annealing. De Si/SiO₂ interfaciale laag (IL) hangt dus af van de a-Si dikte.

Resultaten en Discussie

Figuur 3a toont de I_D-V_G en I_G-V_G kurven voor (001), (011) en (111) toestellen met 0,9-nm a-Si. Alle toestellen vertonen uitstekende transferkarakteristieken (L_G = 3 µm, W = 100 µm, kanaalrichting [110]). Bij een V_G-V_TH van -0,8 V, levert de (001) transistor de hoogste I_ON op (Fig 3b), wat toegeschreven wordt aan de superieure μ_eff. Statistische analyse (Fig 4) bevestigt dat (001) toestellen de hoogste I_ON, laagste lekkage, beste subthreshold swing (SS), en meest gunstige V_TH onder de drie oriëntaties hebben.

Capaciteit-spanning metingen (Fig 5) tonen een bijna identieke inversie capaciteit (~1,56 µF/cm²) voor alle oriëntaties, wat aangeeft dat de a-Si depositie snelheid onafhankelijk is van het kristalvlak. De resulterende capacitieve effectieve dikte (CET) is 2,2 nm. De lichte V_TH verschuivingen zijn consistent met kleine dopingsvariaties over wafers.

Mobiliteitextractie (Fig 6) onthult een piek μ_eff van 278 cm²/V·s bij Q_inv ≈ 3,5×10¹² cm⁻² voor het (001) toestel - bijna drie keer de Si universele waarde. De hogere μ_eff wordt toegeschreven aan een verminderde dichtheid van interface-toestanden (D_it) in plaats van oppervlakterouwheid, wat vergelijkbaar is over oriëntaties.

Figuur 7 onderzoekt de impact van a-Si dikte op (111) toestellen. Het verminderen van tSi van 0,9 nm naar 0,5 nm verhoogt I_ON met 32% bij V_DS = -1,5 V en V_G-V_TH = -0,8 V, maar degradeert tegelijkertijd SS en verhoogt lekkage, ten gevolge van een hogere D_it. De trade-off is gekwantificeerd in Fig 8: dunner kappen leveren lagere CET en hogere C_inv, wat dryfstroom verbetert, maar hogere D_it leidt tot slechtere SS en lekkage.

Figuur 9 toont dat de 0,5-nm kap de hoogste μ_eff (229 cm²/V·s) oplevert bij hoge Q_inv, maar ten koste van verhoogde D_it. De CET waarden geëxtraheerd uit C_inv-V_G (Fig 9a) zijn 1,8, 1,9 en 2,2 nm voor tSi = 0,5, 0,7 en 0,9 nm, respectievelijk.

Benchmarking tegen literatuur (Fig 10) bevestigt dat onze a-Si passivatie competitieve μ_eff levert, hoewel verdere optimalisatie de kloof met Si₂H₆-gebaseerde technieken kan dichten.

Tot slot tonen (001) toestellen met dunner a-Si (0,5 nm) verbeterde I_ON maar iets hogere lekkage vergeleken met de 0,9-nm tegenhanger, wat de trade-off tussen CET en D_it illustreert.

D_it werd geëxtraheerd uit SS metingen (Vgl. 1) en geplott tegen tSi voor elke oriëntatie (Fig 12). De laagste D_it waarden worden gevonden voor (001) toestellen met 0,9 nm en voor (111) toestellen met 0,7 nm. Deze correlatie verklaart de superieure SS van de (001) toestellen.

Conclusies

Amorf-Si passivatie door magnetron sputtering bij kamertemperatuur produceert Ge p-MOSFETs met hoge dryfstroom en lage lekkage, met name op (001) substraten. Een 0,9-nm a-Si kap levert een piek μ_eff van 278 cm²/V·s, een 2,97× toename ten opzichte van Si, en uitstekende SS. Het verminderen van de kapdikte naar 0,5 nm verhoogt I_ON verder door een dunner CET, maar ten koste van verhoogde D_it, hogere lekkage, en gedegradeerde SS. Deze resultaten tonen aan dat zowel kristaloriëntatie als a-Si dikte geoptimaliseerd moeten worden om dryfstroom, lekkage, en interfacekwaliteit in Ge-gebaseerde toestellen te balanceren.

Afkortingen

ALD

Atoomlaag depositie

BF₂⁺

Boriumfluoride ion

CET

Capacitieve effectieve dikte

Ge

Germanium

GeOₓ

Germaniumoxide

HF

Fluorwaterstofzuur

HfO₂

Hafniumdioxide

HRTEM

Hoge-resolutie transmissie elektronenmicroscoop

IL

Interfaciale laag

MOSFETs

Metaal-oxide-halfgeleider veld-effect transistors

Ni

Nikkel

Si

Silicium

SS

Subthreshold swing

TaN

Tantalumnitride

TDMAHf

Tetrakis(dimethylamido)hafnium