Invloed van Etchparameters op Ge/Si FinFET-kanaalfabricage en Apparaatprestaties

Samenvatting

Tijdens de formatie van Ge-finstructuren op een silicon-on-insulator (SOI) substrate, vonden we dat het droge etch-proces zorgvuldig gecontroleerd moet worden. Anders kan het leiden tot over-etching van Ge of de vorming van een ongewenst Ge-finprofiel. Als het etch-proces niet goed gecontroleerd wordt, wordt de bovenste Ge/SOI-structuur geëtst en blijft alleen de Si-finlaag over. In dit geval vertoont het apparaat afwijkende kenmerken. Het etch-proces ontpoppt zich als een kritieke stap in apparaten schalen en verpakken en beïnvloedt pogingen om de verpakkingsdichtheid te verhogen en de apparaatprestaties te verbeteren. Daarom wordt voorgesteld dat optimalisatie van het bedienen van de plasma-reactor wordt uitgevoerd door simulaties, om niet alleen de procesparameters aan te passen, maar ook de hardware te wijzigen. We gaan Ge-knooppuntloze apparaten ontwikkelen door bijgewerkte fabricageparameters te hanteren. Bovendien willen we misfit-dislocaties aan de interface elimineren of draaddislocaties reduceren door cyclische thermische aanlaasprocessen toe te passen om het doel te bereiken van een opgetogen structuur van epitaxiale Ge-lagen met hoge kwaliteit.

Achtergrond

Een manier om de responssnelheid van halfgeleiderapparaten te verhogen en hun stroomverbruik te verlagen is het gebruik van een halfgeleider met een hoge ladingsdragermobiliteit. Voorbeelden van dergelijke materialen zijn Ge, evenals de legeringen en verbindingen ervan. Echter, wanneer een structuur wordt gevormd door een laag van een halfleidermateriaal op een substrate van een ander halfgeleider te stapelen, kunnen problemen ontstaan. Bijvoorbeeld, het verschil in roostersizes van het halfgeleidersubstraat en de overliggende laag van een ander halfleidermateriaal kan dislocaties veroorzaken, die een nadelig effect kunnen hebben op de apparaatprestaties. Conventioneel, om Ge-gebaseerde halfgeleiderapparaten te fabriceren die een Si-substraat omvatten, wordt een dikkere bufferlaag of offerlaag (bijv. een Si/Ge-bufferlaag) op het siliciumsubstraat gevormd. Vervolgens wordt een Ge-epitaxiale laag op de Si/Ge-bufferlaag gegroeid. Vervolgens worden anisotrope en isotrope etch-processen achtereenvolgens uitgevoerd om een deel van de bufferlaag te verwijderen en de Ge-epitaxiale laag te behouden. VLSI-apparaten moeten een hoge draagstroom, lage off-state lekkagestroom en lage voedingsspanning vertonen, om hoge prestaties te garanderen, waaronder laag standby-stroomverbruik en verminderde dynamische stroomdissipatie. Momenteel zijn spanningsverhoogde mobiliteit, high-k/metal gate, en driedimensionale (3D) apparaatarchitectuur op de 22 nm knooppunt [1] enkele van de technologieën die worden gebruikt voor de continue schaling van complementaire metaal-oxide-halfgeleider (CMOS) apparaten met een Si-kanaal. Naast kenmerken zoals hoge mobiliteit, zijn nieuwe apparaatarchitecturen zoals die van gate-all-around (GAA) [2] en ultradunne-lichaam veld-effect-transistoren (FETs) [3] nodig om de elektrostatische controle in de sub-10 nm knooppunten te verbeteren. Ge-gebaseerde GAA pFETs [4] en nFETs [5] met inversie-modus (INV) operatie zijn gedemonstreerd. Echter, junctionvorming in Ge INV-apparaten is een kritisch punt vanwege de lage dopant-oplosbaarheid, snelle dopant-diffusie en laag thermisch budget. Om deze problemen op te lossen, zijn knooppuntloze (JL) apparaten [6] voorgesteld als alternatieven die een zwaar gedopeerd kanaal gebruiken met hetzelfde ladingsdragertype als de bron/drain (S/D) regio's. Echter, de snelle schaling van transistoren vereist de ontwikkeling van nieuwe en meer effectieve apparaten die bij moderne transistoren kunnen komen. In de afgelopen jaren zijn JL-FETs bevonden als veelbelovend voor next-generation transistoren. De JL-FET is eigenlijk een weerstand waarin de mobiele ladingsdragerdichtheid kan worden gecontroleerd door de gate. In de ON-toestand bestaat een grote lichaamsstroom, dankzij de relatief hoge dopingsconcentratie in het kanaalgebied; de oppervlakte-accumulatiestroom wordt bij deze stroom toegevoegd. Het dopingsniveau in de JL-FET moet hoog zijn om een geschikte draagstroom te bereiken, terwijl de apparaat-dwarsdoorsnede klein genoeg moet zijn zodat het apparaat kan worden uitgezet. Echter, in het geval van hoog gedopeerde JL-FETs, ondergaan de ladingsdragers significante onzuiverheid-verstrooiing, waardoor de draagstroom aanzienlijk wordt gedegradeerd [7]. Verder hebben JL-FETs de voordelen van eenvoudige fabricage en hoge ladingmobiliteit en lage gate-capaciteit, in tegenstelling tot INV-apparaten [8-12]. Recentelijk werden dubbele-gate [13] en lichaams-gebonden tri-gate [14] Ge JL-FET pMOSFETs gedemonstreerd op germanium-on-isolator substraten en bulk Si, respectievelijk.

Naarmate micro-elektronische apparaten blijven krimpen en procesvereisten steeds strenger worden, wordt plasma-modellering en simulatie steeds aantrekkelijker als hulpmiddel voor ontwerp, controle en optimalisatie van plasma-reactoren [15]. Verschillende technieken worden gebruikt om het gedrag van plasmaprocessen te simuleren, gebaseerd op de ongelijkheid in lengte- en tijdschalen. Een van de simulatiemethoden, computational fluid dynamics (CFD), wordt veel gebruikt om stroomsvelden te voorspellen voor engineering-ontwerpkenmerken en om experimentele beperkingen te extrapoleren. De modellering ervan is toegepast om stroom-mengverschijnselen te onderzoeken [16], maar zeldzame studie in het etch-proces. Daarom stelt deze studie voor om het thermische stroomsveld van plasma-reactoren voor het etch-proces in detail te karakteriseren, en vervolgens numerieke parameters af te leiden die gunstig kunnen zijn voor experimenten.

In dit werk werd etching uitgevoerd om opgetogen epitaxiale Ge-lagen over Si en andere legeringhalfgeleiders te vormen voor apparatuurintegratie. De gesimuleerde resultaten zullen gevalideerd worden door experimenten; daarom zullen initiële en randvoorwaarden alsook parameters in numeriek model worden gewijzigd om de betrouwbaarheid van de data te verbeteren. We verwachten dat optimale parameters kunnen worden verkregen door experimenten en simulaties om etch-technieken te verbeteren, en deze transistorontwikkeling te vervullen door hogere fabricageproceskwaliteit alsook lagere productiekosten te realiseren.

Methoden/Experimenteel

De startsubstraten waren SOI-wafers met een 70-nm-bovenste siliciumlaag (p-type, 9-18 Ω cm). De wafers werden gereinigd met behulp van de RCA standaard schoonmaak 1 (SC-1) en RCA standaard schoonmaak 2 (SC-2) processen, om eventuele organische stoffen, ongewenste metalen en deeltjes te verwijderen. Dit werd gevolgd door afspelen in gedemineraliseerd water en drogen in N₂. De Ge-film werd gedeponeerd in een laagdruk chemische dampdepositie epitaxiale reactor (Epsilon 2000, ASM) met 10% GeH₄ als voorloper. Waterstof werd gebruikt als draggas. Vóór de depositie van de Ge-film werd een in-situ HCl-gebaseerde pre-behandeling uitgevoerd bij 850 °C en 10 Torr om het waferoppervlak voor te bereiden. De substrattemperatuur werd vervolgens gewijzigd naar 400 °C om een Ge-film op de SOI-wafer te groeien met 10% GeH₄. De diktes van de gedeponeerde Ge-films werden bepaald met transmissie-elektronenmicroscopie (TEM, thermische emissie Schottky-type, 0.5-200 kV). De kristalliniteit van de Ge-films werd onderzocht met Röntgendiffractie (XRD) analyse (D8A, Bruker, CuKα straling, λ = 1.5408 Å, 20-70°). Daarnaast werden Ω-2θ scans uitgevoerd rond het (004) diffractiepiek met behulp van een X'Pert MRD (PANalytical) systeem. Een tweevoudige Ge {400} kanaal-gesneden kristalkollimator werd gebruikt om de CuKα1 straling te selecteren. Tijdens de standaard XRD-metingen werd het monster in een horizontale positie vastgezet, en de bron- en detectorarm van de diffractometer werden in de θ-θ modus bewogen. Reciproke ruimtemapping werd uitgevoerd in de medium-resolutiemodus met behulp van de bovengenoemde kristalkollimator; 0.4-mm-brede sleuven waren aanwezig op de detectorarm voor de scintillatieteller. De diktes van de Ge-lagen werden bepaald via ellipsometrie-metingen (M2000, J.A. Woollam Co., λ = 193-1690 nm). De fin werd gevormd door anisotrope plasma-etching met Cl₂/HBr-gas. Na de formatie van de ZrO₂/TiN-gate, werden de S/D geïmplanteerd met B (1 × 10¹⁵ cm⁻², 15 keV) en geactiveerd door snelle thermische aanlaas bij 550 °C gedurende 30 s.

Mogelijkheidsmechanisme van Hoog Selectieve Droge Etching van Germanium

Elektron- en neutrale reacties isotrop zijn, terwijl ionreacties sterk gericht zijn en variëren met de toegepaste bias. Door de biaspower aan te passen, kunnen de ionen worden versneld in de gewenste richting om de etch-reactie te ondersteunen. Het wordt algemeen geaccepteerd dat Br niet spontaan reageert met Si en dat energieke ionen nodig zijn voor de reactie. Ion-geassisteerde Br- en Cl-atomen kunnen spontaan reageren met Ge- of Si-atomen onder activering om de vluchtige producten GeBr₄, GeCl₄, SiBr₄ en SiCl₄ te vormen, die van het substraatoppervlak desorberen en weggepompt kunnen worden. Deze ion-geassisteerde chemische reactie van Si met Br is aangetoond als hoog anisotroop. Hogere verticale etch-snelheden werden verkregen met HBr voor biaspower-variaties, wat bevestigt dat toevoeging van HBr in Cl₂ de etch-snelheid kan verbeteren [17]. Aangezien Cl- en Br-gebaseerde plasma Ge en Si etsen door een ion-geassisteerd mechanisme, kan de energie van ionen zoals Br⁺, Br²⁺, HBr⁺, Cl⁺ en Cl₂⁺ worden gecontroleerd door de substratehouder te biassen. Er is geen duidelijke verandering van de laterale etch-snelheid door de biaspower te variëren voor zowel etsen aan het bovenste oppervlak als het nekgebied. Undercuts werden gevonden in de fin-structuren geëtst met HBr-mengsels, in het nekgebied, aangezien laterale etching werd versterkt door defecten langs de Ge/Si-interface. Ook de masker kan de vorm-evolutie beïnvloeden door de zijwand-aanval van ionenflux. Dit fenomeen wordt versterkt naarmate het profiel dieper wordt en de laterale ionensnelheidscomponent toeneemt. Vanwege de hoge hoekelijke afhankelijkheid van het HBr-plasma-etchproces [18], kan geconcludeerd worden dat de kristalstructuur relatief zwakker is aan de Ge/Si-interface vanwege de deels gebonden atomen van de misfit-dislocaties en de relatief zwakke Ge-Ge en Ge-Si-bindingen. Door de verhouding van HBr/Cl₂ en biaspower aan te passen, kunnen verschillende typen fin-achtige structuren worden verkregen tijdens Ge-apparaatfabricage. De etseigenschappen van Ge en Si zijn erg vergelijkbaar. Gassen die Si etsen etsen meestal Ge met een hogere snelheid. De sterktes van Ge- en Si-bindingen zijn aangetoond als Ge-Ge = 263.6 ± 7.1 kJ mol⁻¹ en Si-Si = 325 ± 7 kJ mol⁻¹ [2]. Verschillende biaspowers werden toegepast om de verticale etch-snelheid aan te passen door richtingsgewijs versnellen van de ionen. Afbeeldingen werden opgenomen na het gate-stackproces. De verticale etch-snelheid werd berekend uit de filmhoogte ten opzichte van het oxide-substraat. Laterale etch-snelheden werden bepaald uit twee delen van de fin: de laterale etching aan het bovenste oppervlak van de fin, en de etching in het nekgebied dicht bij de Ge/Si-interface. Samengevat, de biaspower werd experimenteel gevonden als de meest kritische parameter in het etch-proces en daarmee de apparaatkenmerken naar behoren beïnvloedend.

In deze studie werden alle etch-processen uitgevoerd in een TCP 9600 reactor van Lam Research. Dit is een transformator-gekoppelde plasma-reactor die afzonderlijke controle van de spoel (bovenste elektrode) vermogen en de substrate (onderste elektrode) bias toestaat. Helium-rugzijde-koeling was geïntegreerd om de temperatuur van het substraat effectiever te controleren. De monsters werden gemonteerd op een 6-inch Si-dragerwafer met vacuümvet voordat ze in de etch-kamer werden geïntroduceerd. HBr/Cl₂-chemie werd benut voor het anisotrope etch-proces. De procesdruk werd gecontroleerd op 10 mTorr. De gedetailleerde experimentele opstelling en condities zijn geïllustreerd in de studie van Hsu et al. [4].

Fysiek Model

CFD wordt gebruikt om toegang te krijgen tot de interne informatie binnen de reactor en de stroom wordt beschouwd als laminar met de slip-randvoorwaarde vanwege het hogere Knudsen-getal in de kamer (Fig. 1). In de huidige simulatie wordt plasma-thermische stroom beschouwd als mengsel in de impulsvergelijkingen; deeltjestransport wordt overwogen in de soorten-beheersende vergelijkingen en chemische reacties zijn betrokken op de susceptor-wand. Eén modelgeval voor simulatie is geïllustreerd in Fig. 3. De inlaatgas is een mengsel van chloor (Cl₂) en waterstofbromide (HBR). De mengselsnelheid aan de inlaat is 0.026 m/s met temperatuur gehouden op 333 K. De susceptor en de kamermuur worden verwarmd tot werktemperatuur 473 K. Deze plasma-stroom wordt gedreven door elektrische potentiaal-bias en heeft chemische reacties op de susceptor-oppervlakte in een uniforme, herhaalbare manier, en uiteindelijk te worden afgevouwen uit de reactor. Na het bouwen van het solide model door de CAD-software, werd het mesh-systeem opgebouwd in gestructureerde grids met 50.000 knooppunten zoals getoond in Fig. 3. De transiënte behoudsvergelijking voor transport van een scalaire hoeveelheid φ wordt gedemonstreerd door de volgende vergelijking geschreven in integraalvorm voor een willekeurig controlevolume V als volgt [19]:

Fysiek model voor numerieke simulatie van plasma-reactor. a Schets van de reactor-kamer met voorgeschreven randvoorwaarden. b Mesh-systeem voor numerieke simulaties

waar ρ dichtheid aangeeft; \( \overset{\rightharpoonup }{v} \) is snelheidsvector; \( \overset{\rightharpoonup }{A} \) is oppervlaktevector; V is volume; Γ is de diffusiecoëfficiënt voor φ en S_φ is bronterm van φ per eenheidsvolume. Het symbool φ kan vervangen worden door 1 voor de continuïteitsvergelijking, u, v, en w zijn de impulsvergelijkingen in de X, Y en Z richtingen, en Ci voor de soorten-transportvergelijkingen in de reactor-kamer respectievelijk. Eq. (1*) kan uitgedrukt worden in gegeneraliseerde coördinaten met behulp van de eindige-volume-methode benadering voor simulatie. Na combineren van randvoorwaarden, kan Eq. (1*) gelineariseerd en uitgedrukt worden in het computationele domein als een set algebraïsche vergelijkingen, die opgelost kunnen worden door het SIMPLE-algoritme met de CFD-techniek [19]. Opgemerkt dat de meeste halfgeleider-fabricageapparaten ver onder atmosferische druk werken. Bij dergelijke lage drukken is de vloeistofstroom in het slip-regime en de normaal gebruikte no-slip-randvoorwaarden voor snelheid en temperatuur zijn niet meer geldig. De huidige plasma-stroom bij zeer lage druk is in het slip-regime, wat tussen vrije-moleculaire stroom en het continuüm-regime ligt [20]. Daarom worden slip-randvoorwaarden voor snelheid en temperatuur voor het modelleren van vloeistofstroom opgelegd in onze numerieke simulaties.

De halfgeleidermaterialen Si(s) en Ge(s) worden geëtst op de verwarmde susceptor-oppervlakte beheerst door de volgende oppervlaktereacties:

De chemische reacties zijn vergelijkbaar voor Si-etching in Eq. (2*.1) en Eq. (2*.2), of Ge-etching in Eq. (2*.3) en Eq. (2*.4). Daarom worden Si-etchproces door het mengsel van chloor en waterstofbromide gedemonstreerd in de volgende simulaties.

Resultaten en Discussie

Materiaal Karakterisering

Dwarsdoorsnede TEM-afbeeldingen van de Ge-laag gevormd op de SOI-substrate zijn getoond in Fig. 2a. Zoals te zien is, zijn misfit-dislocaties aanwezig aan de Ge/Si-interface; deze resulteren op hun beurt in draaddislocaties door de epitaxiale Ge-film heen. Deze draaddislocaties worden gedacht om de thermische mismatch tussen Ge en Si te accommoderen. De meeste draaddislocaties eindigden binnen 80 nm van de interface; echter, veel propageerden ook naar het filmoppervlak. De epitaxiale Ge-film op de SOI-substrate geïmplanteerd met boor en vervolgens geactiveerd, om de dopantverdeling en het activeringsniveau te onderzoeken. Voor de bovenste 130 nm deel van de Ge-laag, was de booractiveringsratio ~85%, zoals getoond in de PCOR-SIMS en spreading resistance profiling (SRP) profielen (zie Fig. 2b). De gatconcentratie daalde significant in het geval van de bodem van de Ge-laag nabij de Ge/Si-interface, vanwege de aanwezigheid van defecten en vanwege de meetlimieten van SRP. In het geval van de gefabriceerde apparaten, werd het defecte Ge nabij de Ge/Si-interface verwijderd door selectieve etching; dus de PCOR-SIMS en SRP-metingen uitgevoerd in het kanaal zouden nauwkeurig moeten zijn. Het maximale activeringsniveau van ~3 × 10¹⁹ cm⁻³ is volledig consistent met de conventionele activeringslimiet. Let op dat vanwege de lage-temperatuuractivering (550 °C) uitgevoerd tijdens boorimplantatie, de S/D nabij het parasitair Si-kanaal zeer weerstandig waren (Fig. 2); dit verhinderde parasitair Si-geleiding. Figuur 3 toont de capaciteitspanning (CV) kenmerken van de TiN/ZrO₂/Ge metaal-isolator-halfgeleider condensators (MISCAPs). Om de vorming van een onstabiele GeOₓ-laag tijdens de high-k dielectrische depositie en na-depositie aanlaasproces te voorkomen, werd het nitraat-gebaseerde materiaal Ge₃N₄ en niet GeO₂ ingevoegd als de interface-laag op het Ge (001) oppervlak via een NH₃/H₂ remote plasma-behandeling. De ZrO₂-laag werd gedeponeerd bij 250 °C voor 20 cycli door atoombaagdepositie. De gemeten CV-kurven geven geen frequentiedispersie of stretch-out van 1 KHz tot 1 MHz en zijn consistent. Het verlies, dat valniveaus nabij de ZrO₂/Ge-interface creëert, verschuift de thermische activeringsenergie voor minderheidsladingsdrager-generatie van die corresponderend met de p-Ge-bandgatenergie naar de midgap-energie. De equivalente oxidedikte (EOT) is 0.6 nm en de D_it (Interface-val-dichtheid) waarde is ~3 × 10¹² cm² eV⁻¹ nabij de midgap, gemeten door de lage-temperatuur-geleidingsmethode (zie inset van Fig. 4).

a De TEM-afbeelding van de p-type Ge op SOI-substraat. b De SIMS en SRP-profielen van de in-situ boorgedopeerde epi-Ge-laag op SOI. De gatconcentratie is laag in de bodem defectieve Ge nabij Ge/Si-interface

C-V kenmerken van de TiN/ZrO₂/Ge MISCAPs met EOT ~ 0.6 nm

D_it gemeten door lage-temperatuur-geleidingsmethode

Simulatie voor de Parameters van het Bedienen van de Reactor

Een typisch model van stationaire laminar plasma-stromen werd gesimuleerd op hoge-snelheid personal computers. De inlaatgas is een mengsel van Cl₂, wat een massa-fractie van 0.75 heeft, en HBr, wat een massa-fractie van 0.25 heeft. Figuur 5a illustreert contouren van de lage-temperatuur-instroom, hogere werktemperatuur binnenin en de deeltjespadlijnen in de reactor-kamer. Figuur 5b toont de massa-fractie contouren van product SiCl₄, wat lage concentratie boven de susceptor heeft en hoge concentratie onder de susceptor naar de uitgang. Daarnaast levert hogere massa-fractie van Cl₂ goede prestaties in etching, en deze know-how is gevalideerd door de huidige simulaties zoals getoond in Fig. 6. De horizontale as vertegenwoordigt langs één radiale positie op de susceptor en de verticale as geeft de etch-snelheid (kg/m² s) van Si aan. Figuur 6 toont dat het betere etch-proces bereikt wordt door de inlaatmengsel van 75% Cl₂ en 25% HBr, en deze mengsel werd gebruikt om experimenten in deze studie uit te voeren.

Contouren van plasma-parameters binnen de reactor. a Temperatuurverdeling en deeltjespadlijnen r. b Massa-fractie contouren van product SiCl₄

Etch-snelheden van Si op de susceptor van mengsels van inlaatgassen met verschillende fracties

Een ander geval om de haalbaarheid van computer-ondersteund experiment te tonen is elektrische potentiaalverdeling in de kamer voor plasma-etching. Gebaseerd op het onderliggende mechanisme van dit etch-proces, werd een 2D-simulatiemodel ontwikkeld voor de verdeling van de plasma-vermogensdichtheid zoals getoond in Fig. 7 en werd gebruikt om de meetdata te fitten, om de nauwkeurigheid van het model te bevestigen en het experiment te assisteren.

Simulatie van elektrische potentiaalverdeling voor plasma-etching in de kamer

Voorgesteld door Sugai [21], kan de self-bias-spanning gerelateerd worden aan capaciteitens van de sheath op RF-elektrode (C_K) en aarde-elektrode (C_A), en uitgedrukt als volgt:

Volgens de huidige simulaties zoals getoond in Fig. 7, is de self-bias-spanning ongeveer -700 V, wat dicht bij de theoretische waarde, -650 V, ligt, berekend uit Eq. (3*). Daarom wordt voorgesteld dat optimalisatie wordt uitgevoerd met simulaties om niet alleen de procesparameters aan te passen, maar ook de hardware te wijzigen. Dit zal helpen om uniformiteit over de gehele run te garanderen en leiden tot hoge-kwaliteit, lage-kosten processen die geoptimaliseerd zijn.

Apparaatfabricage en Karakterisering

De epitaxiale Ge-laag werd in fins gepatroneerd met de gewenste kenmerkgroottes met behulp van e-bundel lithografie. De fin werd gevormd door anisotrope etching met Cl₂/HBr-gebaseerde plasma om het hoog-defectieve Ge nabij Ge/Si-interface weg te etsen. De drijvende Ge-fin op SOI werd gevormd met de hogere etching-selectiviteit van Ge ten opzichte van Si en de verhoogde etch-snelheid van het defectieve gebied [4]. Een SiO₂-kaplaag werd vervolgens gedeponeerd en werd de spacer na gate-patroneering. Na het definiëren van het actieve gebied, werden de gate-stapels van ZrO₂-laag gevormd door ALD, respectievelijk. De kanaal-dwarsdoorsnedes van gefabriceerde apparaten zijn getoond in Fig. 8. De fin-breedte (W_fin) wordt gebruikt voor de kanaalconcentratie van 8 × 10¹⁹ cm⁻³ wat geëxtraheerd is met de van der Pauw-methode op een blanket Ge epi-laag op SOI. Let op dat de kanaal-controlleerbaarheid afneemt met toenemende kanaalconcentratie en toenemende W_fin [12, 13]. De grote kanaalconcentratie vereist de kleine W_fin om de lage SS te behouden. Ten slotte werden de gate-elektroden gedefinieerd en gedeponeerd. Figuur 9 toont de uitgangs- en overbrengkenmerken van een driehoekige Ge FinFET met een fin-breedte (W_fin) van 18 nm en gate-lengte (L_g) van 90 nm. De I_on/I_off ratio van de Ge JL-FET is zo hoog als 10⁵ en de subthreshold swing (SS) is ~100 mV dec⁻¹. De overbrengkenmerken van de Si JL-FET zijn getoond in Fig. 10. De I_on/I_off ratio van de Si JL-FET is hoog als ~10⁸, de SS is 90 mV dec⁻¹, de L_g is 80 nm, en de W_fin is 20 nm. Figuur 8 toont ook dat de span van de gate-spanning, ΔV_g, ongeveer 0.5 V is en dicht bij de bandgap van Ge (E_g/q = 0.66 V). Dit bevestigt dat de I_d-V_g kurven getoond in Fig. 8 voor een Ge FinFET zijn. Echter, de span van de gate-spanning, ΔV_g, getoond in Fig. 6 is ongeveer 1.8 V en dicht bij de bandgap van Si (E_g/q = 1.1 V) maar niet die van Ge (E_g/q = 0.66 V). Dus de I_d-V_g kurven getoond in Fig. 9 zijn voor een Si JL-FET en geen Ge JL-FET. Deze observatie is gebaseerd op halfgeleider-apparaatfysica en wordt ondersteund door de experimenteel bepaalde I_d-V_g kurven van de Ge en Si FinFETs alsook de dwarsdoorsnede TEM/EDS Si-kaarten. Twee dingen zijn duidelijk uit de insets in Fig. 11. De insets tonen de uitgangs- en overbrengkenmerken van de onverwachte Si JL-FET na Ge-overetching; de I_on/I_off ratio van dit apparaat is zo hoog als 10⁸. Echter, de ON-stroom is slechts 17 μA μm⁻¹ bij -1 V. De hoge I_on/I_off ratio is toe te schrijven aan de Si-laag en niet de Ge-laag. Wanneer alleen de Si-laag overblijft, is het apparaat eigenlijk een Si JL-FET en geen Ge JL-FET.

Schematisch van de apparaatfabricage. a Fin-patroneering. De startmaterialen is Ge (130 nm) op BOX. b Anisotrope etching en fotoresist strippen. c Gate-vorming door atoombaagdepositie van ZrO₂ en TiN-depositie. d Zelf-gelijnde boorimplantatie op S/D voor goed contact. Let op: de linkerkant is de 3D-schematica en de rechterkant is de overeenkomende dwarsdoorsnede-weergave

I_d-V_g en I_d-V_d kurve voor de Ge FinFET

I_d-V_g en I_d-V_d voor de Si FinFET nadat de bovenste Ge onzorgvuldig geëtst is. Hoewel I_on/I_off 10⁸ kan bereiken, is de on-stroomwaarde erg laag

TEM-kartering voor de kanaalstructuur die een over-etchproces ondergaat

Conclusies

We bevestigen de relatie tussen simulatiemodel en meetdata. Daarom wordt voorgesteld dat optimalisatie wordt uitgevoerd met simulaties om niet alleen de procesparameters aan te passen, maar ook de hardware te wijzigen. Met de hulp van numerieke simulaties om de bedrijfsparameters voor de reactor te bepalen, lieten we zien dat de parameters voor het etch-proces voor het vormen van Ge/Si-kanalen geoptimaliseerd kunnen worden door experimenten, om het etch-proces te verbeteren en de ontwikkeling van transistoren te ondersteunen door de fabricagekwaliteit te verbeteren en de productiekosten te verlagen. De experimentele resultaten gaven aan dat de droge etch-techniek ontwikkeld voor Ge FinFETs ook extreem nuttig is voor de fabricage van hoge-fin CMOS-apparaten.