80-dB Dynamisch bereik, 100-MHz bandbreedte continu-ΔΣ-modulator bij 2,4-GHz kloksnelheid

Samenvatting

De bandbreedte van een ΔΣ-modulator wordt beperkt door de kloksnelheid vanwege de oversampling-ratio-vereiste. Naarmate nanoscale CMOS-processen zich snel ontwikkelen, is het mogelijk om breedbandige en hoog-dynamisch-bereik continue-tijd ΔΣ-modulatoren te ontwerpen voor hoge-frequentie-toepassingen. Dit papier stelt een 3de-orde 4-bit continue-tijd ΔΣ-modulator voor met een single-loop feedforward-topologie. Deze modulator is ontworpen in een 40-nm CMOS-proces en bereikt 80 dB dynamisch bereik en een bandbreedte van 100 MHz bij een kloksnelheid van 2,4 GHz. De modulator verbruikt 69,7 mW van een 1,2 V voedingsspanning.

Inleiding

Gedreven door de toenemende eisen in draadloze communicatietoepassingen zoals cellulaire standaarden, evolueren analog-naar-digitale converters (ADCs) snel om hogere signaalbandbreedte (BW) en dynamisch bereik (DR) te ondersteunen. De vereiste van BW in de Long-Term-Evolution Advanced (LTE-A) communicatiestandaard is gestegen tot 100 MHz. Nyquist ADCs, typisch pipeline ADCs, zijn gebruikt in macro basestations voor hun hoge BW. Onmisbare invoerbuffers voor het sturen van thermische-ruis-gelimiteerde geschakelde invoercondensatoren en anti-aliasing filters veroorzaken echter significant stroomverbruik en ontwerpc Complexiteit. Bovendien leidt het feit dat pipeline ADCs afhankelijk zijn van nauwkeurige inter-stage-versterking, wat een hoge-versterking breedband-residue-versterker en kalibratietechnologie bepaalt, tot complexiteit en stroomdissipatie. ΔΣ ADCs zijn bekend om hun hoge prestaties en stromefficiëntie door oversampling en ruisvormingstechnologie. De vereiste van oversampling-verhoudingen (OSRs), die typisch meer dan 16 is, bepaalt een sampling-frequentie boven de GHz. Recent zijn ΔΣ ADCs die 50 MHz BW overschrijden voorgesteld door gebruik te maken van nanoscale CMOS-processen, die multi-GHz kloksnelheden toelaten. Eerder namen hoge-frequentie ΔΣ ADCs meestal continue-tijd (CT) realisaties in plaats van discrete-tijd (DT) realisaties. De laatste wordt geïmplementeerd door geschakelde-condensatorcircuits, en de nauwkeurigheid ervan is afhankelijk van condensator-matching, wat een robuuste werking onder procesvariatie biedt. Bovendien wordt superieure immuniteit tegen klokjitter geboden omdat de tijdconstanten van de condensatoren en schakelaars voldoende klein zijn. Echter, aangezien de sampling-bewerking voor de modulator wordt uitgevoerd, is een anti-aliasing-filter nodig. Aan de andere kant, vanwege de inzettingseis om stabiliteit in de trappen te garanderen, worden operationele versterkers in DT-modulatoren geïmplementeerd met bredere eenheidsversterkingsbandbreedte (UGBW) dan CT-modulatoren. Samengevat, DT-modulatoren kunnen hoge nauwkeurigheid bieden maar smalle signaalbandbreedte en worden wijd gebruikt om meettoepassingen te implementeren zoals slimme sensoren en biomedische imaging. In tegenstelling, is er meer wijdverspreide inspanning om CT-modulatoren te ontwerpen voor hoge-frequentie-toepassingen dan DT-vanen met vergelijkbare complexiteit en stroomverbruik.

De veeleisende ontwerpdoelstelling van hogere BW in een gegeven proces bepaalt een lagere OSR vanwege proces-beperkte kloksnelheid. Om een voldoende DR te bereiken, is een agressieve ruisvorming geïmplementeerd door hoge ruisoverdrachtsfunctie-orde, die conventioneel wordt uitgevoerd door lusfiltercascade en doorgaans gelijk of groter dan 3 in eerdere werken, vereist. De verhoogde lusfilterordes veroorzaken echter stroomverbruik, instabiliteit en ontwerpc Complexiteit. De multi-stage noise-shaping (MASH) architectuur, geïmplementeerd door gecascadeerde lage-orde lokale ΔΣ-modulatoren zonder terugkoppelingspad onder elkaar, werd ingezet om stabiliteitsproblemen te verlichten, maar met mismatch-gevoeligheid. Bovendien krijgt een modulator met een multi-bits kwantisator een voorwaardelijk hoog DR met een exponentieel toenemende comparator-aantal.

Dit papier beschrijft een CT-modulator in 40 nm CMOS die 80 DR over 100 MHz BW bereikt met 69,7 mW verbruik met 40 nm CMOS-proces. Dit papier is als volgt georganiseerd. De "Methode" sectie beschrijft de modulator-topologie en circuitimplementatie. De "Resultaten en Discussie" sectie toont gesimuleerde resultaten, en de "Conclusie" sectie biedt een samenvatting van dit werk.

Methode

Figuur 1 illustreert het overzichtsschema van de voorgestelde 3de-orde CT ΔΣ-modulator met de single-ended structuur voor vereenvoudiging. De 3de-orde ruisvorming biedt een goed compromis tussen DR en lusstabiliteit. De voorgestelde modulator heeft een sampling-snelheid van 2,4 GHz met een OSR van 12. De relatief hoge OSR in ΔΣ-modulatoren die 100 MHz BW overschrijden, waarborgt een hoge DR. De modulator bevat drie RC-integrators, een 4-bit kwantisator en een 4-bit stroomsturende DAC. De integrators worden geïmplementeerd door innovatieve laag-stroomdissipatie feedforward-versterkers voor hoge energie-efficiëntie. De feedback DAC heeft een half sampling-periode duur extra vertraging om de metastabiliteitsvereiste van de kwantisator te ontspannen. Een snelle feedback-pad geïmplementeerd door een passieve adder en direct aangedreven door kwantisator realiseert de excess-loop-delay (ELD) compensatie. Een feedforward-topologie wordt gebruikt voor stromefficiëntie ten koste van out-of-band signaal-overdrachtsfunctie.

Versterkerontwerp

Hoge versterkergain is vereist in ΔΣ-modulatoren om de gewenste ruistransformatiefunctie te waarborgen. Echter, de nanoscale-technologieën gebruikt om multi-GHz kloksnelheid te bereiken, lijden aan lage intrinsieke gain. Daarom wordt een drie-traps versterker aangenomen om voldoende DC-gain te implementeren, zoals getoond in Fig. 2. Feedforward-topologie en Miller-compensatie worden gecombineerd om fasemarge te verbeteren zonder eenheidsgain-bandbreedte-reductie. Feedforward-versterkers zijn een populaire oplossing geweest om hoge gain te bereiken met adequate UGBW en fasemarge (PM). De linkerkant-nul veroorzaakt door de feedforward-pad wordt verwacht om de negatieve fasverschuiving van polen effectief te annuleren. Het vereist hoge transconductantie van de versterkers op de feedforward-pad en verbruikt significant vermogen. Het geavanceerde schema van hergebruik van bias-stroom bespaart vermogen terwijl het gm-waarden beperkt. Onvoldoende gm veroorzaakt typisch de nul boven de UGBW en kan geen adequate fasemarge bieden. Een geoptimaliseerde nul gelegen onder de algehele UGBW wordt geboden door een Miller-compensatiecondensator en een nulweerstand toe te voegen.

Figuur 3 toont het transistor-niveau schema van de versterker gebruikt in de eerste integrator. Transistoren M₁₋₄ vormen de invoertrap van versterker, terwijl transistoren M₉,₁₀ en M₁₃,₁₄ de tweede en derde trap vormen, respectievelijk. Transistoren M₅₋₈ en M₁₁,₁₂ creëren twee hoge-snelheid feedforward-paden tussen de in- en uitgang terwijl ze bias-stromen delen met de tweede- en derde-traps versterkers. De eerste-trap uitgang common-mode (CM) is lokaal vastgezet. De tweede-trap en de 3de-trap uitgang CM wordt vastgezet door een tweede-trap feedback-pad over een CMFB-versterker, M₇,₈ en M₁₃,₁₄. Figuur 4a toont de gesimuleerde post-layout open-lus respons van de versterker van de eerste integrator met alle belasting, terwijl Fig. 4b de dichtelus-respons toont. De eerste integrator bereikt 3,6 GHz van UGBW en 57,8° van PM met alle belastingseffecten terwijl het 10,5 mW verbruikt van een 1,2-V voeding. De tweede en derde integrators nemen dezelfde topologie aan maar met geschaalde bias-stromen, bereikend UGBW van 4,7 en 3,3 GHz en PM van 58,0 en 57,8° terwijl ze 4,3 en 17,3 mW verbruiken, respectievelijk.

Kwantisator en DAC

Zoals het schema van de kwantisator en DAC getoond in Fig. 5, bestaat elk uit 16 eenheidscellen. De kwantisator wordt gerealiseerd als een 4-bit flash ADCs met 16-niveau encoder gegenereerd uit een 17-tap resistieve ladder. De kwantisator, wiens operatieduur wordt vereist door ELD tot minder dan half een sampling-periode om lusstabiliteit te waarborgen, is een sleutelblok als een beperking van maximale BW.

Om hoge-snelheid flash ADCs te implementeren, wordt een drie-traps comparator-architectuur bestaande uit een voorversterker-trap, een dynamische comparator-trap en een symmetrische set-en-reset (SR) latch, geïllustreerd als Fig. 6, gebruikt. De voorversterker voor invoer-gerelateerde offset-reductie is twee resistief belaste differentiële paren met een reset-schakelaar die de uitgangen verbindt om snelle herstel mogelijk te maken. In tegenstelling tot conventionele dynamische comparators, worden het differentiële paar en gekoppelde inverters opgesplitst in twee delen om de hoeveelheid transistoren in elke stroompad te minimaliseren voor lage-spanning voedingen. Wanneer de klok naar het hoge niveau gaat, beginnen dynamische comparators de invoer-afhankelijke vergelijkingsbeslissing te maken. Dan worden de twee uitgangen van elke dynamische comparator beiden gereset naar 0 als de klok teruggaat van hoog naar laag, wat de regeneratie en latching van de symmetrische SR-latch activeert. Aangezien slechts één transistor in elke tak actief is, leidt de symmetrische SR-latch-structuur een sterke belasting-aandrijvingscapaciteit. Het toestaat een kleine transistor-grootte met significante uitschaksnelheid en laag stroomverbruik. Bovendien resulteert het in gelijke vertragingen van beide uitgangssignalen. De D-latches voor DAC-eenheden zijn laag-niveau-gevoelig ten opzichte van het niveau van het kloksignaal, wat een half ELD-duur waarborgt. Het transistor-niveau circuit van de stroomsturende DAC-eenheid wordt getoond in Fig. 7.

Resultaten en Discussie

De prototype ΔΣ-modulator is gebouwd in een 40-nm CMOS-proces. Zoals de post-gesimuleerde resultaten van de SNR en SDNR vs. invoeramplitude bij 10,2 MHz getoond in Fig. 8, wordt een 80-dB DR bereikt. Figuren 9 en 10 tonen de gesimuleerde spectra met een -3,52-dBF single-toon invoer bij 10,2 MHz en 97 MHz, respectievelijk, aangezien 0 dBF correspondeert met de 2,4 Vpp modulator volle schaal. De SNDR is 77,47 dB en 76,53 dB, respectievelijk. Zoals de afbraak van verbruik getoond in Fig. 11, kost de modulator 69,7 mW stroomverbruik. De integrator, de kwantisator en de DAC verbruiken respectievelijk 32,1 mW, 25,4 mW en 6,2 mW. 6,0 mW stroom wordt verbruikt door de andere stromen inclusief klokbuffers, bias-stromen en spanningsreferenties. De modulator bereikt een Schreier FOM van 171,6 dB gebaseerd op DR. Tabel 1 vergelijkt dit werk met diverse eerder gepubliceerde werken. De voorgestelde modulator bereikt een brede BW met de hoogste FOM.

Conclusie

In dit werk hebben we een 3de-orde 4-bit CT ΔΣ-modulator voorgesteld met een single-loop feedforward-topologie. Deze modulator is ontworpen in een 40-nm CMOS-proces en bereikt 80 dB DR over een 100-MHz BW bij een kloksnelheid van 2,4 GHz. De laag-stroomdissipatie versterkerconstructie leidt tot hoge-energie-efficiëntie, en de modulator verbruikt 69,7 mW van 1,2 V voedingsspanning en bereikt een Schreier FOM van 171,6 dB.