IBM Toont Zeven Doorbraken voor Chips Jenseits 7nm op SPIE

Toen IBM voor het eerst functionele 7nm test chips onthulde in 2015 in samenwerking met GLOBALFOUNDRIES en Samsung, anticipeerden wij snelle productieklaarheid binnen een jaar. Vandaag versnelt de halfgeleiderindustrie, en IBM kaart het pad naar de volgende generatie nodes jenseits 7nm.

Op dit jaar International Society for Optics and Photonics (SPIE) Advanced Lithography conferentie, presenteerde IBM zeven papers die de technologische vooruitgang verlichten die de overgang jenseits de 7nm node drijven, alle gecentreerd op Extreme Ultraviolet (EUV) lithografie.

Het bereiken van sub-nanometer transistor dimensies en atoomaire-schaal interconnects vereist patterning technieken die zowel hoge resolutie als proces-efficiënt zijn. EUV biedt een single-exposure oplossing die de resolutielimieten van eerdere lithografie methoden overtreft. De zeven SPIE presentaties benadrukken cruciale ontwikkelingen in EUV masker ontwerp, resist chemie, en proces integratie - hoekstenen voor betrouwbare 7nm en toekomstige nodes.

Design Intent Optimalisatie voor Beyond-7nm Nodes

Michael Crouse, Nicole Saulnier en Derren Dunn demonstreren dat bescheiden aanpassingen aan bedradingsgeometrie EUV printbaarheid dramatisch kunnen verbeteren. Figuur 1 toont hoe geoptimaliseerde maskervormen continue, ononderbroken lijnen op dimensies onder de 7nm drempel mogelijk maken, wat elektrische variabiliteit reduceert en opbrengst verbetert.

Figuur 1: Contrast optimalisatie op 2D metaal bedrading. Met deze verbetering kunnen features 20-30% kleiner dan die bereikt in de 7nm node robuust geprint worden, significant fysieke en elektrische variabiliteit verlagend.

Verkennen van Nieuwe EUV Masker Stacks

Martin Burkhardt's simulaties dekken het gehele periodieke systeem af om maskermaterialen te identificeren die hogere contrast kunnen leveren zonder veranderingen aan EUV optica te vereisen. Het fabriceren van maskers uit deze geavanceerde alliages zou naadloze schaling jenseits 7nm mogelijk maken terwijl de huidige EUV infrastructuur behouden blijft.

Kwantificeren van Line-Edge en Line-Width Ruwheid

Ravi Bonam presenteert een uitgebreide methodologie voor het meten en minimaliseren van ruwheid in EUV-geprinte lijnen. Zijn werk identificeert procescondities die de gladste features opleveren, direct de produceerbaarheid en chipprestaties verbeterend.

Verbeteren van Resist-Hardmask Interfaces

Dario Goldfarb onderzoekt de chemie tussen EUV resists en anorganische hardmasks. Door oppervlakte interacties aan te passen - geïllustreerd in Figuur 2 - bereikte hij de eerste betrouwbare patterning van resists op silicium hardmasks, een cruciale stap voor het overbrengen van EUV patronen in het substraat.

Figuur 2: Een EUV resist eerder incompatibel met een anorganische silicium hardmask is nu met succes gepatroneerd na oppervlakte aanpassing.

Polymeer Borstel Adhesielaagjes

Indira Seshadri toont aan dat een dunne polymeer borstel kan dienen als adhesie promotor tussen EUV-geprinte features en het substraat. Deze benadering behoudt ontwerptrouwheid tijdens etsen, waarborgend hoge opbrengst bij de kleinste feature sizes.

Reduceren van Defect Dichtheid in Composiet EUV Films

Luciana Meli presenteert een systematische defect-inspectie workflow die materiaal en proces verbeteringen identificeert noodzakelijk voor de lage defectiviteit vereist op 7nm en daarbuiten.

Single-Expose Patterning voor Sub-30nm Features

Anuja De Silva demonstreert single-exposure EUV patterning van bedradingscircuits op 30nm en kleiner - dimensies die de 7nm node overstijgen. Figuur 3 illustreert de sprong van de eerste 7nm mogelijkheden naar de volgende generatie, benadrukkend zowel de vooruitgang als de overgebleven uitdagingen.

Figuur 3: Geïntegreerde imaging en materiaal innovaties stellen IBM in staat de feature sizes te produceren vereist jenseits de 7nm node.

Een 7nm chip pakt 20 miljard transistors op een gebied de grootte van een vingernagel, wat ongekende prestaties in data analytics, cognitive computing en de volgende golf mobiele applicaties mogelijk maakt. Het onderzoek gepresenteerd op SPIE drijft de industrie naar robuuste, single-exposure EUV processen en ebent de weg voor continue schaling en prestatiewinst.

Additionele IBM Presentaties op 2017 SPIE

• Design intent optimalisatie op de beyond 7nm node: De intersectie van DTCO en EUVL stochastische mitigatie technieken – Michael Crouse, Nicole Saulnier, Derren Dunn
• Onderzoek van alternatieve masker stacks in EUV lithografie – Martin Burkhardt
• Decompositie van de TCC gebruikmakend non-coherente kernels voor snellere berekening van lithografische beelden – Alan Rosenbluth
• Ontwikkeling van Ti-bevattende hardmasks door PEALD depositie – Anuja De Silva
• DSA patterning opties voor logica en geheugen toepassingen – Charlie Liu
• Elektrische studie van DSA shrink proces en CD rectificatie effect op sub-60nm gebruikmakend EUV test vehicle – Cheng Chi
• Reaching for the True Overlay in Advanced Nodes – Chiew-Seng Koay
• Topcoat-vrije Strategieën voor Oriëntatie Controle van All-organische High-χ Block Copolymeren – Dan Sanders
• Identificatie en betrouwbaarheidsgevoeligheidsanalyse van een gecorreleerd ground rule systeem (design arc) – Eric Eastman
• Geavanceerde snelle 3D DSA model ontwikkeling en kalibratie voor design technology co-optimalisatie – Kafai Lai
• Onverwachte Impacten van RIE Gassen op Lithografische Films – Martin Glodde
• Elektrische Test Voorspelling gebruikmakend Hybrid Metrology en Machine Learning – Mary Breton
• Reduceren LER in Si en SiN Door RIE Optimalisatie voor Fotonic Waveguide Toepassingen – Nathan Marchack
• Directed Self-Assembly Patterning Strategieën voor Phase Change Memory Toepassingen – R. Bruce
• Materialen karakterisatie voor proces integratie van multi-kanaal gate all-around (GAA) apparaten – Raja Muthinti
• Uitgebreide analyse van line-edge en line-width ruwheid voor EUV lithografie – Ravi Bonam