Verilog wiskundige functies kunnen gebruikt worden in plaats van constante expressies en ondersteunen zowel integer als real wiskunde. Integer Wiskundige Functies De functie $clog2 retourneert de ceiling van log2 van het gegeven argument. Dit wordt typisch gebruikt om de minimale breedte te bereken

Display-systeemtaken worden voornamelijk gebruikt om informatieve en debug-berichten weer te geven om de simulatiestroom te volgen vanuit logbestanden en helpt sneller te debuggen. Er zijn verschillende groepen display-taken en formaten waarin ze waarden kunnen printen. Display/Write Taken Syntax Z

Klokken zijn fundamenteel voor het bouwen van digitale circuits omdat ze verschillende blokken in sync met elkaar laten werken. Eigenschappen van een klok De sleuteleigenschappen van een digitale klok zijn de frequentie die de klokperiode bepaalt, de duty cycle en de klokfase in relatie tot andere

Verilog-ontwerp en testbench hebben typisch veel regels code bestaande uit always of initial blokken, continue toewijzingen en andere procedurale statements die op verschillende tijden actief worden tijdens een simulatie. Elke waardeverandering van een signaal in het Verilog-model wordt beschouwd a

Verilog-simulatie hangt af van hoe tijd gedefinieerd is omdat de simulator moet weten wat een #1 betekent in termen van tijd. De \`timescale compiler-directive specificeert de tijdseenheid en precisie voor de modules die erop volgen. Syntax \`timescale <tijdseenheid>/<tijdprecisie> // V

Verilog is een hardwarebeschrijvingstaal en er is geen vereiste voor ontwerpers om hun RTL-ontwerpen te simuleren om ze om te zetten in logic gates. Wat is dan de noodzaak om te simuleren? Simulatie is een techniek om verschillende input-stimuli op verschillende tijden aan het ontwerp toe te pass

Standaard Verilog-primitives zoals nand en not zijn niet altijd gemakkelijk of voldoende om complexe logica weer te geven. Nieuwe primitive-elementen genaamd UDP of user-defined primitives kunnen gedefinieerd worden om combinatorische of sequentiële logica te modelleren. Alle UDPs hebben precies éé

Verilog biedt ook ondersteuning voor transistor-level modeling, hoewel dit zelden gebruikt wordt door ontwerpers tegenwoordig omdat de complexiteit van circuits hen gedwongen heeft naar hogere abstractieniveaus in plaats van switch-level modeling te gebruiken. NMOS/PMOS module des ( input d, ctrl

Dijtale elementen zijn binaire entiteiten en kunnen slechts een van de twee waarden vasthouden: 0 en 1. De overgang van 0 naar 1 en 1 naar 0 heeft echter een overgangsvertraging en zo heeft elk gate-element een vertraging om de waarde van input naar output te propageren. Een twee-input AND-gate moe

Enkele van de belangrijkste ingebouwde primitives werden in het vorige artikel besproken en het is goed om enkele praktische voorbeelden te zien van het gebruik van simpele and, nor en not gates. Let op dat om Verilog-code met gates te schrijven, het nodig is om te weten hoe de elementen verbonden

Meeste digitale ontwerpen worden op een hoger abstractieniveau gedaan zoals RTL, hoewel het soms intuïtiever is om kleinere deterministische circuits op een lager niveau te bouwen met combinatorische elementen zoals and en or. Modelleren op dit niveau heet meestal gate-level modeling omdat het gates

Meeste programmeertalen hebben een karakteristiek kenmerk genaamd scope dat de zichtbaarheid van bepaalde codesecties voor variabelen en methoden definieert. De scope definieert een namespace om botsing tussen verschillende objectnamen binnen dezelfde namespace te voorkomen. Verilog definieert een

Verilog delay-statements kunnen vertragingen gespecificeerd hebben aan de linkerkant of rechterkant van de toewijzingsoperator. Inter-assignment Delays // Vertraging gespecificeerd aan de linkerkant #<delay> <LHS> = <RHS> Een inter-assignment delay-statement heeft de delay-waarde

Er zijn twee typen timing-controls in Verilog: delay en event expressies. De delay-control is een manier om een vertraging toe te voegen tussen het moment dat de simulator de statement tegenkomt en wanneer deze daadwerkelijk uitgevoerd wordt. De event-expressie stelt het statement uit tot de voorkom

Verilog ondersteunt een paar compiler-directives die de compiler essentieel vertellen de code op een bepaalde manier te behandelen. Een deel van de code kan bijvoorbeeld een implementatie van een bepaalde feature vertegenwoordigen en er moet een manier zijn om de code niet in het ontwerp op te nemen

Parameters zijn Verilog-constructies die een module toestaan herbruikt te worden met een andere specificatie. Een 4-bit opteller kan bijvoorbeeld geparametriseerd worden om een waarde voor het aantal bits te accepteren en nieuwe parameterwaarden kunnen tijdens module-instantiating worden doorgegeven

Een function is bedoeld om verwerking op de input te doen en een enkele waarde terug te geven, terwijl een task algemener is en meerdere resultaatwaarden kan berekenen en teruggeven via output en inout type argumenten. Tasks kunnen simulatiettijd consumerende elementen bevatten zoals @, posedge en a

Vaak vindt men bepaalde stukken code die repetitief zijn en meerdere keren binnen de RTL worden aangeroepen. Ze consumeren meestal geen simulatiettijd en kunnen complexe berekeningen bevatten die met verschillende datawaarden uitgevoerd moeten worden. In dergelijke gevallen kunnen we een function de

De case-statement controleert of de gegeven expressie overeenkomt met een van de andere expressies in de lijst en vertakt daarvoor. Het wordt typisch gebruikt om een multiplexer te implementeren. De if-else-constructie is mogelijk niet geschikt als er veel condities gecontroleerd moeten worden en zo

Een for-lus is de meest gebruikte lus in software, maar wordt in Verilog primair gebruikt om hardwarelogica te repliceren. Het idee achter een for-lus is om een set statements binnen de lus te herhalen zolang de gegeven conditie true is. Dit lijkt veel op de while-lus, maar wordt vaker gebruikt in e