Door de gebruiker gedefinieerde primitieven van Verilog
Standaard Verilog-primitieven zoals nand en not is misschien niet altijd gemakkelijk of voldoende om complexe logica weer te geven. Nieuwe primitieve elementen genaamd UDP of door de gebruiker gedefinieerde primitieven kan worden gedefinieerd om combinatorische of sequentiële logica te modelleren.
Alle UDP's hebben precies één uitvoer die ofwel 0, 1 of X kan zijn en nooit Z (niet ondersteund). Elke invoer met de waarde Z wordt behandeld als X.
Verilog UDP-symbolen
Door de gebruiker gedefinieerde primitieven van Verilog kunnen op hetzelfde niveau worden geschreven als module definities, maar nooit tussen module en endmodule . Ze kunnen veel invoerpoorten hebben, maar altijd één uitvoerpoort, en bidirectionele poorten zijn niet geldig. Alle poortsignalen moeten scalair zijn, wat betekent dat ze 1-bit breed moeten zijn.
Het gedrag van hardware wordt beschreven als een primitieve toestandstabel met een lijst van verschillende mogelijke combinaties van ingangen en hun corresponderende uitgang binnen table en endtable . Waarden van ingangs- en uitgangssignalen worden aangegeven met de volgende symbolen.
| Symbool | Opmerkingen |
|---|---|
| 0 | Logica 0 |
| 1 | Logica 1 |
| x | Onbekend, kan logisch 0 of 1 zijn. Kan worden gebruikt als invoer/uitvoer of huidige status van sequentiële UDP's |
| ? | Logica 0, 1 of x. Kan geen UDP uitvoeren |
| - | Geen wijziging, alleen toegestaan in uitvoer van een UDP |
| ab | Verander in waarde van a naar b waarbij a of b 0, 1 of x is |
| * | Zelfde als ??, geeft elke wijziging in invoerwaarde aan |
| r | Hetzelfde als 01 -> stijgende flank bij invoer |
| f | Hetzelfde als 10 -> dalende flank bij invoer |
| p | Potentieel positieve flank op ingang; ofwel 0->1, 0->x, of x->1 |
| n | Potentiële dalende flank bij invoer; ofwel 1->0, x->0, 1->x |
Gecombineerd UDP-voorbeeld
// Output should always be the first signal in port list
primitive mux (out, sel, a, b);
output out;
input sel, a, b;
table
// sel a b out
0 1 ? : 1;
0 0 ? : 0;
1 ? 0 : 0;
1 ? 1 : 1;
x 0 0 : 0;
x 1 1 : 1;
endtable
endprimitive
Een ? geeft aan dat het signaal 0, 1 of x kan zijn en maakt niet uit bij het bepalen van de uiteindelijke output.
Hieronder wordt een testbench-module weergegeven die de UDP concretiseert en er invoerstimuli op toepast.
module tb;
reg sel, a, b;
reg [2:0] dly;
wire out;
integer i;
// Instantiate the UDP - note that UDPs cannot
// be instantiated with port name connection
mux u_mux ( out, sel, a, b);
initial begin
a <= 0;
b <= 0;
$monitor("[T=%0t] a=%0b b=%0b sel=%0b out=%0b", $time, a, b, sel, out);
// Drive a, b, and sel after different random delays
for (i = 0; i < 10; i = i + 1) begin
dly = $random;
#(dly) a <= $random;
dly = $random;
#(dly) b <= $random;
dly = $random;
#(dly) sel <= $random;
end
end
endmodule
Simulatielogboek xcelium> run [T=0] a=0 b=0 sel=x out=0 [T=4] a=1 b=0 sel=x out=x [T=5] a=1 b=1 sel=x out=1 [T=10] a=1 b=1 sel=1 out=1 [T=15] a=0 b=1 sel=1 out=1 [T=28] a=0 b=0 sel=1 out=0 [T=33] a=0 b=0 sel=0 out=0 [T=38] a=1 b=0 sel=0 out=1 [T=40] a=1 b=1 sel=0 out=1 [T=51] a=1 b=1 sel=1 out=1 [T=54] a=0 b=0 sel=1 out=0 [T=62] a=1 b=0 sel=1 out=0 [T=67] a=1 b=1 sel=1 out=1 [T=72] a=0 b=1 sel=1 out=1 [T=80] a=0 b=1 sel=0 out=0 [T=84] a=0 b=0 sel=0 out=0 [T=85] a=1 b=0 sel=0 out=1 xmsim: *W,RNQUIE: Simulation is complete.
Opeenvolgend UDP-voorbeeld
Sequentiële logica kan niveaugevoelig of randgevoelig zijn en daarom zijn er twee soorten sequentiële UDP's. Uitvoerpoort moet ook worden gedeclareerd als reg type binnen de UDP-definitie en kan optioneel worden geïnitialiseerd binnen een initial verklaring.
Sequentiële UDP's hebben een extra veld tussen het invoer- en uitvoerveld dat wordt begrensd door een : die de huidige staat vertegenwoordigt.
Niveaugevoelige UDP's
primitive d_latch (q, clk, d);
output q;
input clk, d;
reg q;
table
// clk d q q+
1 1 : ? : 1;
1 0 : ? : 0;
0 ? : ? : -;
endtable
endprimitive
In de bovenstaande tabel staat een koppelteken - op de laatste rij van de tabel geeft geen verandering in waarde aan voor q+.
module tb;
reg clk, d;
reg [1:0] dly;
wire q;
integer i;
d_latch u_latch (q, clk, d);
always #10 clk = ~clk;
initial begin
clk = 0;
$monitor ("[T=%0t] clk=%0b d=%0b q=%0b", $time, clk, d, q);
#10; // To see the effect of X
for (i = 0; i < 50; i = i+1) begin
dly = $random;
#(dly) d <= $random;
end
#20 $finish;
end
endmodule
Simulatielogboek xcelium> run [T=0] clk=0 d=x q=x [T=10] clk=1 d=1 q=1 [T=13] clk=1 d=0 q=0 [T=14] clk=1 d=1 q=1 [T=17] clk=1 d=0 q=0 [T=20] clk=0 d=1 q=0 [T=28] clk=0 d=0 q=0 [T=30] clk=1 d=1 q=1 [T=38] clk=1 d=0 q=0 [T=39] clk=1 d=1 q=1 [T=40] clk=0 d=1 q=1 [T=42] clk=0 d=0 q=1 [T=47] clk=0 d=1 q=1 [T=50] clk=1 d=0 q=0 [T=55] clk=1 d=1 q=1 [T=59] clk=1 d=0 q=0 [T=60] clk=0 d=0 q=0 [T=61] clk=0 d=1 q=0 [T=64] clk=0 d=0 q=0 [T=67] clk=0 d=1 q=0 [T=70] clk=1 d=0 q=0 [T=73] clk=1 d=1 q=1 [T=74] clk=1 d=0 q=0 [T=77] clk=1 d=1 q=1 [T=79] clk=1 d=0 q=0 [T=80] clk=0 d=0 q=0 [T=84] clk=0 d=1 q=0 [T=86] clk=0 d=0 q=0 [T=87] clk=0 d=1 q=0 [T=90] clk=1 d=1 q=1 [T=91] clk=1 d=0 q=0 [T=100] clk=0 d=0 q=0 [T=110] clk=1 d=0 q=0 Simulation complete via $finish(1) at time 111 NS + 0
Randgevoelige UDP's
Een D-flip-flop wordt gemodelleerd als een door de gebruiker gedefinieerde primitief van Verilog in het onderstaande voorbeeld. Merk op dat de stijgende flank van de klok wordt gespecificeerd door 01 of 0?
primitive d_flop (q, clk, d);
output q;
input clk, d;
reg q;
table
// clk d q q+
// obtain output on rising edge of clk
(01) 0 : ? : 0;
(01) 1 : ? : 1;
(0?) 1 : 1 : 1;
(0?) 0 : 0 : 0;
// ignore negative edge of clk
(?0) ? : ? : -;
// ignore data changes on steady clk
? (??): ? : -;
endtable
endprimitive
In de testbench wordt de UDP geïnstantieerd en aangestuurd met willekeurige d-invoerwaarden na een willekeurig aantal klokken.
module tb;
reg clk, d;
reg [1:0] dly;
wire q;
integer i;
d_flop u_flop (q, clk, d);
always #10 clk = ~clk;
initial begin
clk = 0;
$monitor ("[T=%0t] clk=%0b d=%0b q=%0b", $time, clk, d, q);
#10; // To see the effect of X
for (i = 0; i < 20; i = i+1) begin
dly = $random;
repeat(dly) @(posedge clk);
d <= $random;
end
#20 $finish;
end
endmodule
Uit de afbeelding blijkt dat de uitgang q de ingang d volgt na 1 klokvertraging, wat het gewenste gedrag is voor een D-flip-flop.
Simulatielogboek xcelium> run [T=0] clk=0 d=x q=x [T=10] clk=1 d=1 q=x [T=20] clk=0 d=1 q=x [T=30] clk=1 d=1 q=1 [T=40] clk=0 d=1 q=1 [T=50] clk=1 d=1 q=1 [T=60] clk=0 d=1 q=1 [T=70] clk=1 d=0 q=1 [T=80] clk=0 d=0 q=1 [T=90] clk=1 d=1 q=0 [T=100] clk=0 d=1 q=0 [T=110] clk=1 d=1 q=1 [T=120] clk=0 d=1 q=1 [T=130] clk=1 d=1 q=1 [T=140] clk=0 d=1 q=1 [T=150] clk=1 d=0 q=1 [T=160] clk=0 d=0 q=1 [T=170] clk=1 d=0 q=0 [T=180] clk=0 d=0 q=0 [T=190] clk=1 d=0 q=0 [T=200] clk=0 d=0 q=0 [T=210] clk=1 d=1 q=0 [T=220] clk=0 d=1 q=0 [T=230] clk=1 d=1 q=1 [T=240] clk=0 d=1 q=1 [T=250] clk=1 d=1 q=1 [T=260] clk=0 d=1 q=1 [T=270] clk=1 d=1 q=1 [T=280] clk=0 d=1 q=1 [T=290] clk=1 d=1 q=1 [T=300] clk=0 d=1 q=1 [T=310] clk=1 d=1 q=1 [T=320] clk=0 d=1 q=1 [T=330] clk=1 d=1 q=1 [T=340] clk=0 d=1 q=1 [T=350] clk=1 d=1 q=1 [T=360] clk=0 d=1 q=1 [T=370] clk=1 d=0 q=1 [T=380] clk=0 d=0 q=1 [T=390] clk=1 d=0 q=0 [T=400] clk=0 d=0 q=0 [T=410] clk=1 d=1 q=0 [T=420] clk=0 d=1 q=0 [T=430] clk=1 d=1 q=1 [T=440] clk=0 d=1 q=1 [T=450] clk=1 d=1 q=1 [T=460] clk=0 d=1 q=1 [T=470] clk=1 d=1 q=1 [T=480] clk=0 d=1 q=1 Simulation complete via $finish(1) at time 490 NS + 0
Verilog