Optimaliseren van a-IGZO TFTs voor grootoppervlakte displays met een schone Etch-Stopper nano-laag proces

De CL-ES benadering voldoet aan deze eisen door een ESL te integreren in de standaard vijf-mas BCE workflow. De ESL wordt afgedeponeerd na de a-IGZO laag en vóór S/D patronering, wat een beschermende nano-mas vormt die het kanaal afschermt van etsers, fotoweerstanden en oplosmiddelen. Deze strategie beschermt niet alleen het a-IGZO interface maar stelt ook gelijktijdige ets van de a-IGZO film en S/D metallisatie in staat, wat overlay fouten en parasitaire capaciteit reduceert. Het resultaat is een backplane die de doorvoer van BCE behoudt terwijl het de schoonheid en prestatievoordelen van een etch-stopper ontwerp levert.

Methoden/Experimenteel

Fabricage van a-IGZO-gebaseerde TFT backplane

Het CL-ES proces is geïllustreerd in Fig. 1. Een dubbele-laag Mo/Cu (30 nm/250 nm) gate elektrode wordt eerst afgedeponeerd om lage weerstand te garanderen. De gate isolator stack – Si₃N₄ (300 nm) gevolgd door SiO₂ (100 nm) – wordt gegroeid door plasma-versterkte CVD (PECVD) om Cu oxidatie te blokkeren en ionendiffusie te voorkomen. Een 30 nm a-IGZO film (In₂O₃:Ga₂O₃:ZnO = 1:1:1) wordt gesputterd bij kamertemperatuur en geanneald bij 330 °C in droge lucht gedurende 1 uur om het doel mobiliteitsbereik te bereiken [6–10]. Een SiO₂ etch-stopper laag (~100 nm) wordt vervolgens afgedeponeerd door PECVD onder identieke vermogens- en drukcondities, wat een intieme interface met de a-IGZO film garandeert. Droog etsen (CF₄/O₂, 2000/800 sccm) patterneert de ESL, blootlegend alleen het gewenste kanaalgebied. Omdat de a-IGZO gebombardeerd wordt door CF₄ plasma tijdens ESL patronering, wordt het geleidend, wat een intrinsieke ohmische contact vormt met de daaropvolgende Mo/Cu/Mo S/D stack (30 nm/300 nm/30 nm) gesputterd onder dezelfde condities. Een selectieve H₂O₂-fluoride etser verwijdert overtollig metaal zonder de ESL of a-IGZO te beschadigen. De passivatie stack bestaat uit een 250 nm SiO₂ laag gevolgd door een 200 nm Si₃N₄ laag, beide afgedeponeerd door PECVD. Ten slotte wordt een 40 nm indium tin oxide (ITO) pixel elektrode gesputterd, en het toestel wordt geanneald bij 230 °C gedurende 1 uur in droge lucht. Het gehele proces gebruikt vijf masken, identiek aan de conventionele BCE workflow, wat compatibiliteit met bestaande AM-LCD fabs garandeert. Voor vergelijking werd een BCE-gestructureerde a-IGZO TFT backplane geproduceerd volgens het standaard vijf-mas BCE recept, met een 70 nm a-IGZO kanaal om etsverlies te compenseren.

Karakterisatie

Elektrische metingen werden bij kamertemperatuur uitgevoerd met een Keysight 4082A parametertester. Negatieve bias temperatuur verlichtingsstress (NBTIS) werd toegepast bij V_GS = –30 V, V_DS = 15 V, 60 °C en 5000 cd/m² verlichting gedurende 3600 s [23]. Positieve bias temperatuur stress (PBTS) gebruikte V_GS = 30 V, V_DS = 15 V, 60 °C voor dezelfde duur [24]. Alle metingen werden genomen over 42 willekeurige punten op het 8,5-generatie substraat om uniformiteit te beoordelen.

Resultaten en discussie

Figuur 2 benadrukt de CL-ES fabricage flow, waar de ESL nano-mas het a-IGZO kanaal beschermt van etser blootstelling terwijl gelijktijdige S/D etsen mogelijk maakt, wat overlay stappen en parasitaire capaciteit reduceert. SEM beelden (Fig. 3) bevestigen de aanwezigheid van de ESL tussen de a-IGZO film en de S/D elektroden in CL-ES toestellen, terwijl BCE toestellen het a-IGZO kanaal direct onder de passivatielaag tonen.

Elektrische prestatievergelijkingen (Fig. 4) tonen aan dat CL-ES TFTs een V_th van –0,8 V, SS van 0,18 V/dec en een mobiliteit van 8,05 cm²/V s bereiken, wat BCE TFTs overtreft (V_th = +0,5 V, SS = 0,77 V/dec, mobiliteit = 6,03 cm²/V s). De CL-ES kanaallengte (~10 µm) wordt effectief bepaald door het ESL patroon in plaats van de elektrode-afstand, wat de iets lagere on-stroom verklaart vergeleken met de 5 µm BCE kanaal.

Uniformiteitsmetrieken over 42 meetpunten (Fig. 5) onthullen een V_th spreiding van 0,72 V voor CL-ES versus 2,14 V voor BCE, wat de rol van de ESL benadrukt in het mitigeren van chemische contaminatie en drager-val dichtheid aan het a-IGZO/isolator interface.

Betrouwbaarheidstesten demonstreren verder het CL-ES voordeel. Onder NBTIS worden V_th verschuivingen van –0,51 V (CL-ES) en –3,88 V (BCE) waargenomen, met verwaarloosbare SS variatie (<0,1 V/dec) voor CL-ES. PBTS resultaten tonen V_th verschuivingen van +1,94 V (CL-ES) en +5,58 V (BCE), en residuele on-stroom verhoudingen van 88,2% versus 41,3%, respectievelijk. Deze bevindingen bevestigen dat de ESL interface integriteit behoudt en valvorming onder stresscondities reduceert.

Over het algemeen levert het CL-ES proces superieure uniformiteit, mobiliteit en stresstolerantie terwijl het het mas aantal en toesteloppervlak van BCE behoudt. Deze combinatie van prestaties en fabricagebaarheid positioneert CL-ES als een praktische oplossing voor next-generation grootoppervlakte LCD backplanes.

Conclusies

Het Clean Etch-Stopper (CL-ES) proces integreert met succes een 100 nm SiO₂ ESL in een vijf-mas a-IGZO TFT workflow, behoudend de doorvoer van BCE terwijl chemische blootstelling van het kanaal wordt geëlimineerd. De resulterende backplanes vertonen een V_th distributie van 0,72 V, een mobiliteit van 8,05 cm²/V s en SS van 0,18 V/dec over een 2200 mm × 2500 mm substraat. Betrouwbaarheidstesten tonen V_th verschuivingen van –0,51 V (NBTIS) en +1,94 V (PBTS) na 3600 s, met minimale SS drift, wat versterkte stabiliteit bevestigt. Door de chemische-weerstand knelpunt te overwinnen, baant de CL-ES techniek de weg voor economisch haalbare, hoge-resolutie, groot-paneel LCD productie.

Afkortingen

a-IGZO:

Amorf indium-gallium-zinc-oxide

AM-LCD:

Active-matrix vloeistofkristal display

BCE:

Back-channel etch

ESL:

Etch-stopper laag

GOA:

Gate drive on array

NBTIS:

Negatieve bias temperatuur verlichtingsstress

PBTS:

Positieve bias temperatuur stress

SiNx:

Silicon nitride

SiOx:

Silicon oxide

SS:

Subthreshold swing

TFT:

Dunne film transistor

TN LCD:

Twisted nematic vloeistofkristal display