Volledig CMOS‑Compatibele 4T2R nv‑SRAM met STI‑RRAM en Self‑Inhibit Load – Nul Statische Vermogen en Hoge Snelheid

Samenvatting

We presenteren een nieuwe 4‑transistor/2‑weerstand (4T2R) niet‑vluchtige SRAM (nv‑SRAM) die STI‑gebaseerde resistive random‑access memory (RRAM) direct integreert binnen een standaard CMOS logica proces. De cel gebruikt een self‑inhibit load mechanisme dat data niet‑vluchtig opslaat terwijl de snelle lees/schrijf kenmerken van conventionele SRAM behouden blijven. Omdat de RRAM in de STI regio angrenzend aan de drijvende knopen resides, behoudt het ontwerp volledige logica compatibiliteit en voegt geen additionele proceslagen toe, wat nul statische vermogen tijdens data retentie realiseert.

Achtergrond

Naarmate CMOS schaling de nanometer regime binnenkomt, stijgen lekkagestromen in standaard SRAM cellen scherp, wat statische vermogensverbruik naar onacceptabele niveaus drijft voor draagbare en IoT apparaten. Onderzoeksers hebben diverse cel topologieën en biassing schema's verkend om dit te mitigeren, vaak met niet‑vluchtige opslagelementen zoals RRAM of MRAM om hold power te elimineren terwijl snelheid behouden blijft. Echter, het integreren van deze NVMs vereist typisch additionele BEOL lagen of gespecialiseerde processtappen, wat complexiteit toevoegt en parasitaire capaciteit verhoogt die de toegangstijd vertraagt. In ons eerdere werk introduceerden we een nul‑statische‑vermogen 4T nv‑SRAM die STI‑RRAMs gebruikt angrenzend aan de drijvende knopen. Dit artikel bouwt voort op dat concept door een volledig logica‑compatibele 4T2R nv‑SRAM te presenteren die zowel nul‑holding power als hoge‑snelheid operatie levert, terwijl volledig implementeerbaar is in een 40 nm CMOS logica flow.

Methoden

STI‑RRAM Cel Structuur

De 3‑D STI‑RRAM ontwerp (Fig. 1a) plaatst een transitie‑metaal‑oxide (TMO) film tussen een N+ source en een wolfram plug. Door de contact in de STI met een gedefinieerde spacing Δd van de N+ diffusie te positioneren, wordt de TMO dikte – en dus de apparatuurweerstand – precies gecontroleerd. TEM beelden (Fig. 1b) en layout schematische (Fig. 1c) bevestigen dat de resulterende RRAM een hoge‑weerstand (≈10⁸ Ω) initiële staat vormt. Experimentele data (Fig. 2a) tonen een duidelijke correlatie tussen Δd en de initiële weerstand; een Δd van 10 nm levert de laagste forming spanning en een gunstige verdeling van zowel lage‑weerstand staat (LRS) als hoge‑weerstand staat (HRS) (Fig. 2b). Tijdens set/forming limiteert de select transistor de stroom, wat uithoudingsvermogen verbetert (Fig. 4b).

Gate spanning (V_G) controleert de LRS leesstroom (Fig. 3), wat nauwkeurige tuning van de load weerstand toestaat. De R_L,L waarden kunnen ingesteld worden door de word‑line (WL) spanning tijdens forming aan te passen; een WL bereik van 0,75–1,25 V produceert R_L,L tussen 20 en 400 kΩ (Fig. 3). Lagere R_L,L verhoogt standby stroom (Fig. 7) maar vergroot ook het weerstandsvenster tussen staten.

Set en reset tijden zijn geoptimaliseerd bij V_SL=2 V en 2,8 V respectievelijk (Fig. 4a). Met een incrementale step pulse programmeringsalgoritme uithaalt de RRAM 10⁶ cycli met een stabiel leesvenster (Fig. 4b).

Niet‑vluchtige SRAM Concept

De 4T2R nv‑SRAM (Fig. 5) insluit twee STI‑RRAMs als zowel niet‑vluchtige opslagknopen als load weerstanden. Ze zijn gepositioneerd tussen de Q en QB N+ regio's en de STI contacten, wat een compacte layout oplevert die de RRAM op hetzelfde niveau als de transistors houdt. De resulterende doorsnede (Fig. 5b) demonstreert naadloze integratie zonder additionele BEOL metaallagen.

De cel ondersteunt zowel vluchtige als niet‑vluchtige modi. In de gebalanceerde staat zijn de twee load weerstanden gelijk (R_L1 = R_L2 = R_L,L), en gedraagt de cel zich als een conventionele 4T SRAM. Om data niet‑vluchtig vast te leggen, reset een self‑inhibit mechanisme één RRAM kant gebaseerd op de opgeslagen latch waarde (Fig. 6). Na reset kan de voeding uitgezet worden, wat nul hold power bereikt. Het opnieuw aanleggen van V_DD herstelt de latch staat vanuit de RRAMs, en een blanket set puls kan het geheugen ververzen indien nodig.

Tijdens initialisatie zet een blanket forming puls (V_D = 2,8 V) zowel R_L1 als R_L2 op dezelfde R_L,L (20–370 kΩ) door de WL spanning te controleren. De cel bereikt dan een gebalanceerde staat klaar voor conventionele SRAM operatie. De self‑inhibit write (Fig. 9) gebruikt een 300 ns, 2 V puls om selectief één RRAM te resetten, de latch data niet‑vluchtig op te slaan terwijl de andere RRAM in de tegengestelde weerstandstaat blijft.

Herstel van vluchtige data na power‑off wordt bereikt door V_DD opnieuw aan te leggen; de ongebalanceerde RRAMs voeden de latch knopen automatisch (Fig. 11). Het herstel vindt plaats in een paar nanoseconden.

Resultaten en Discussie

Elektrische Analyse

De overgangscondities tussen operationele staten zijn vermeld in Tabel 1. Door de WL spanning tijdens initialisatie te variëren, kan R_L,L getuned worden over 20–400 kΩ. Lagere R_L,L waarden verhogen standby stroom (Fig. 7) maar verbreeden ook het weerstandsvenster, wat de dynamische lees/schrijf marges verbetert. Statische ruismarge (SNM) metingen (Fig. 8a) tonen aan dat gebalanceerde cellen SNM behouden over het gehele R_L,L bereik, met redelijke leesmarges bereikt bij WL spanningen onder V_DD. Dynamische lees/schrijf traces (Fig. 8b) bevestigen sub‑nanoseconden toegangstijden; hogere R_L,L vertraagt de pull‑up iets maar blijft acceptabel.

Niet‑vluchtige schrijf wordt bereikt door een 300 ns, 2 V V_PP puls. Figuur 9b demonstreert dat selectieve reset schoon gebeurt op één kant van het RRAM paar, terwijl de andere kant ongewijzigd blijft. Zelfs met een initiële ongebalanceerde load verhouding van 2 MΩ/400 kΩ kan de cel beide logica staten succesvol schrijven (Fig. 10c). Bij power‑on herstellen de latch knopen automatisch (Fig. 11). Deze resultaten bevestigen de haalbaarheid van het self‑inhibit mechanisme.

Parasitair Effect en Vergelijking

Omdat de STI‑RRAMs binnen dezelfde diffusielaag als de SRAM transistors resideren, vermijdt het ontwerp additionele BEOL metaalstacks, wat resulteert in verwaarloosbare parasitaire capaciteit op de latch knopen. Post‑layout simulaties (Fig. 12) bevestigen dat parasitaire capaciteit laag blijft zelfs als het aantal metaallagen toeneemt, in tegenstelling tot back‑end‑of‑line RRAM of MRAM implementaties. Gevolgd bereikt de 4T2R nv‑SRAM snellere dynamische leestijden en verminderd vermogensverbruik ten opzichte van eerdere werken. Tabel 2 vat sleutelmateriaal samen, wat de trade‑offs benadrukt tussen state‑switching spanning en parasitaire overhead.

Variatie‑Geïnduceerde Statische Ruismarge Degradatie

Procesvariaties in RRAM weerstand en transistor drempelspanning (V_T) beïnvloeden de SNM. Monte‑Carlo simulaties (Fig. 14) tonen aan dat variaties in zowel R_L,L als V_T de SNM verdeling vernauwen. Het self‑inhibit mechanisme mitigateert een deel van deze gevoeligheid, maar verder werk aan proces tuning is vereist om robuuste marges in diep‑geschaalde nodes te behouden.

Conclusies

We hebben een 4T2R nv‑SRAM gedemonstreerd die STI‑RRAMs integreert in een 40 nm CMOS logica proces zonder additionele maskers of stappen. De cel biedt self‑inhibit en self‑restore functionaliteit, nul statische vermogen tijdens retentie, minimale parasitaire capaciteit en hoge‑snelheid operatie. Deze kenmerken maken de STI‑RRAM‑gebaseerde nv‑SRAM een aantrekkelijke oplossing voor laag‑vermogen, hoge‑dichtheid niet‑vluchtige logica geheugen in toekomstige systemen.