Latch-up-bestendige LVTSCR geïntegreerde PMOSFET voor verbeterde ESD-bescherming in 28-nm CMOS

Samenvatting

Laag-spanning-geactiveerde silicium-gestuurde gelijkrichter (LVTSCR) wordt verwacht om elektrostatische ontlading (ESD) bescherming te bieden voor een laag-spanning geïntegreerde schakeling. Het is echter normaal kwetsbaar voor het latch-up effect door zijn extreem lage houdspanning. In dit artikel is een nieuwe LVTSCR met een extra p-type MOSFET genaamd EP-LVTSCR voorgesteld en geverifieerd in een 28-nm CMOS technologie. Het voorgestelde apparaat bezit een lagere trigger spanning van ~ 6,2 V en een aanzienlijk hogere houdspanning van ~ 5,5 V met slechts 23% degradatie van de falingsstroom onder de transmissielijnpuls test. Het is ook aangetoond dat de EP-LVTSCR werkt met een lagere inschakelweerstand van ~ 1,8 Ω alsook een betrouwbare lekkagestroom van ~ 1,8 nA gemeten bij 3,63 V, wat het geschikt maakt voor ESD-bescherming in 2,5 V/3,3 V CMOS processen. Bovendien werden het activeringsmechanisme en de geleidingskarakteristieken van het voorgestelde apparaat verkend en gedemonstreerd met TCAD-simulatie.

Achtergrond

Met de continue miniaturisatie van de kenmerkende grootte van halfgeleiderapparaten is de schade geïnduceerd door elektrostatische ontlading (ESD) in geïntegreerde schakelingen (IC) een steeds serieuzer probleem geworden. Bovendien is de productiekosten van het ESD-beschermingsapparaat scherp gestegen door de geavanceerde proces technologie. Daarom zijn ontwerpen van hoge oppervlakte-efficiëntie en robuuste ESD-beschermingsapparaten van grote waarde.

Een silicium-gestuurde gelijkrichter (SCR) apparaat is geverifieerd om een hoge ESD-stroom te kunnen doorstaan met een kleine apparaatdimensie dankzij het sterk positieve feedback effect in zijn parasitaire bipolaire transistorjuncties. Maar de SCR heeft typisch een hoge trigger spanning (V_t1) die de gate-oxide doorbraakspanning van de invoerfasen in nanoscale CMOS technologie overschrijdt. Om de V_t1 van de SCR te verlagen, werd de gemodificeerde laterale SCR (MLSCR) gerapporteerd voor invoer ESD-bescherming door zwaar gedopte n⁺ of p⁺ regio's in te voegen over de grens van n-put en p-put. Maar de trigger spanning van de MLSCR is nog steeds groter dan de doorbraakspanningen van uitgangstransistoren in de CMOS uitgangsbuffer. Daarom kan het niet alleen een efficiënte uitgang ESD-bescherming bieden.

Om de CMOS uitgangsbuffer efficiënt te beschermen, is een laag-spanning-geactiveerde SCR (LVTSCR) voorgesteld door een kort-kanaal NMOS (PMOS) apparaat in de traditionele SCR in te voegen om een veel lagere trigger spanning te realiseren, wat equivalent is aan de snapback trigger spanning van de ingevoegde NMOS(PMOS) apparaat. Echter, zoals de traditionele SCR en MLSCR apparaten, lijdt de LVTSCR ook onder de gevaren van latch-up door zijn extreem lage houdspanning (V_h) van ongeveer 2 V. Zo'n latch-up effect zal resulteren in een malfunctionering tijdens normale operatie en een onophoudelijke hoge stroom die de IC kan vernietigen.

Er zijn verschillende mogelijke methoden om de V_h van de LVTSCR te verbeteren. De meest voorkomende oplossing is het uitbreiden van de basische regio van de parasitaire bipolaire transistorjuncties (BJT) van de SCR voor het verminderen van de injectie-efficiëntie van hun emitter-basis juncties. Door deze oplossing te adopteren, zal niet alleen de lay-out oppervlakte van het apparaat toenemen, maar ook de inschakelweerstand (R_on) moet toenemen, wat zal leiden tot een drastische degradatie van zijn falingsstroom (I_t2). Vervolgens werd een geoptimaliseerde methode voorgesteld door een zwevende n-put regio in LVTSCR in te voegen met minder offer op I_t2, maar het werkt ook met een grote R_on wat leidt tot een excessieve geleidingspanning die de gate-oxide doorbraakspanning overschrijdt tegen een kleine stroom, wat de effectieve ESD-beschermingsstroom vermindert. De methode door de extra N-LDD/P-HALO lagen in LVTSCR toe te voegen kan ook de V_h verhogen, terwijl dergelijke apparaten alleen compatibel zijn met het specifieke proces en niet breed gebruikt kunnen worden in gewone CMOS processen. Bovendien werd een gate-to-ground NMOS-geactiveerde LVTSCR (GGSCR) gerapporteerd, die de V_h verhoogt door de drain van de ingebedde NMOS naar de anode te leiden, maar het kan ervoor zorgen dat de ingebedde NMOS beschadigd wordt voordat de SCR geleiding begint bij een lage stroom. Recentelijk werden samengestelde LVTSCR structuren met lage V_t1 alsook hoge V_h gedemonstreerd. Deze samengestelde structuren zijn ontworpen met hoge complexiteit en oppervlaktevereisten, wat hun toepassing in geavanceerde CMOS technologie beperkt rekening houdend met de ontwerpkosten. Daarom is een robuust, oppervlakte-efficiënt en latch-up-immuun ESD-beschermingsapparaat zeer wenselijk in geavanceerde proces ESD-bescherming.

In dit artikel wordt een nieuwe LVTSCR structuur met een ingebedde PMOS transistor (EP-LVTSCR) voorgesteld voor 2,5 V/3,3 V voedingspanning toepassingen. Het voorgestelde apparaat werd geproduceerd in een 28-nm CMOS proces, en zijn elektrische karakteristiek is geverifieerd door meting van transmissielijnpuls (TLP). De fysische mechanismen van het voorgestelde apparaat worden verkend door technology computer-aided design (TCAD) simulaties. Als resultaat bezit de voorgestelde structuur een hogere houdspanning, een lagere trigger spanning met een lagere R_on, en slechts een lichte afname in I_t2 zonder enige extra processtap.

Methoden

De conventionele LVTSCR en de voorgestelde EP-LVTSCR zijn in dit artikel bestudeerd. De schematische dwarsdoorsnede weergaven van de conventionele LVTSCR en EP-LVTSCR zijn getoond in Fig. 1a, b, respectievelijk, terwijl hun equivalente circuits zijn afgebeeld binnen de structuren met de parasitaire transistoren en put weerstanden. In beide apparaten worden silicide blok (SAB) lagen geplaatst op de top van de partiële ND regio wat balast weerstanden induceert door het voorkomen van silicide lagen vorming. In conventionele LVTSCR wordt een NMOS transistor ingevoegd in PWELL met zijn drain (ND) ingesteld over NWELL en PWELL, terwijl zijn source en gate samen met de grond (GND) verbonden zijn, wat in Fig. 1a te zien is. Tijdens ESD stress zullen de parasitaire laterale p-n-p BJT (Q1) en de parasitaire laterale n-p-n BJTs (Q2 en Q3) geleidelijk worden ingeschakeld. In zo'n toestand zijn de Q1 en Q2 transistoren gekoppeld om het SCR geleidingspad te vormen dat de stroomontlading zal domineren, waar het SCR geleidingspad wordt aangeduid door de streepjeslijn.

In vergelijking met de conventionele LVTSCR, heeft EP-LVTSCR een extra PMOS transistor (T1) ingebed in de NWELL als zijn gate en drain verbonden zijn met ND met een metaal, wat in Fig. 1b getoond wordt. Wanneer een ESD-puls wordt toegepast op de anode van de EP-LVTSCR, zal de omgekeerd gepolariseerde N+/NWELL/N+/PWELL/P+ diode eerst geleiden als de ontladingsspanning hoger is dan de N+/PWELL doorbraakspanning. Vervolgens zullen de gaten/elektronen gegenereerd door de lawine vermenigvuldigings effect stromen naar de kathode/anode, waardoor de stroomdichtheid in NWELL/PWELL toeneemt, en de potentiaalval over de NWELL/PWELL verder verhogen. Zodra de totale spanningsval op R_NW1 en R_NW2, wat equivalent is aan de spanningsval tussen de source en gate (−V_gs) van T1, de drempelspanning (V_th) van ongeveer 0,9 V overweldigt, zal T1 worden ingeschakeld. Vervolgens zullen de parasitaire laterale n–p–n transistoren Q2 en Q3 worden geactiveerd met steun op de geleiding van hun emitter-basis juncties. Het is opgemerkt dat het geleiden van T1 de R_on over NWELL zal verlagen, en dus Q2 en Q3 kunnen worden geactiveerd bij lagere spanningen. Naarmate de stroom verder toeneemt, stijgt de spanningsval op R_NW1 tot ongeveer 0,7 V en schakelt Q1 en de parasitaire laterale p–n–p transistor van de PMOS (Q4) in. Uiteindelijk schakelt het SCR-pad in tegen het tak-pad geleidend.

Verscheidene rapporten hebben gedemonstreerd dat de houdspanning van SCR voornamelijk wordt bepaald door het potentiaalverschil over de NWELL/PWELL depletieriool V_dep, wat omgekeerd evenredig is met de minderheidsladingsdragers (elektronen/gaten) die in de depletieriool geïnjeteerd worden. Terwijl het tak-pad van EP-LVTSCR gaten/elektronen die in de depletieriool geïnjeteerd worden vanuit het SCR-pad kan onttrekken, waardoor de V_h van EP-LVTSCR verhoogd wordt.

Om de fysica mechanismen van EP-LVTSCR verder te demonstreren, is TCAD-simulatie uitgevoerd, waarbij de fysica modellen zoals mobiliteit, recombinatie, thermodynamica, en effectieve intrinsieke dichtheid geïntegreerd waren en de wiskundige methoden zoals extrapolatie, RelErrcontrol, en direct stroom berekening werden gebruikt. De ESD-stroom modellering door 1,2 A pulsen met 10 ns stijgtijd werd toegepast op de anoden van EP-LVTSCR en de conventionele LVTSCR, respectievelijk, waar het substraten van de apparaten als de enige warmteput werd beschouwd en de omgevingstemperatuur was ingesteld op 300 K.

De gesimuleerde resultaten van de totale stroomdichtheidsverdelingen van EP-LVTSCR op 500 ps en 5 ns zijn getoond in Fig. 2a, b, respectievelijk. Op 500 ps concentreert de stroomdichtheidsverdeling zich op de T1 en Q2 transistoren, wat aangeeft dat de serie T1/Q2 zijn ingeschakeld als een triggerpad getoond in Fig. 2a. Wanneer de tijd stijgt tot 5 ns, hebben zowel het SCR-pad als het tak-pad geleid zoals waargenomen in Fig. 2b. Op dit moment wordt een deel van de gaten/elektronen gegenereerd door P+/N+ onttrokken uit NWELL/PWELL om door het tak-pad te stromen, geïllustreerd door de horizontale gaten en elektronen stroomdichtheid van de voorgestelde structuur getoond in Fig. 2c, d. Verder worden de elektrostatische potentiaalverdelingen van de conventionele LVTSCR en EP-LVTSCR op 5 ns vergeleken in Fig. 3a, b. Duidelijk is de potentiaalpiep binnen de EP-LVTSCR hoger. Deze simulatie resultaten bieden direct bewijs voor de bovenstaande veronderstelling van EP-LVTSCR's hogere houdspanning voortvloeiend uit het tak-pad aangeduid in Fig. 1b.

Resultaten en discussie

De conventionele LVTSCR en EP-LVTSCR zijn geïmplementeerd in een 28-nm 2,5 V/3,3 V logica CMOS proces met dezelfde breedte van 40 μm, en hun lay-out topologieën zijn getoond in Fig. 4a, b, respectievelijk. Om de parasitaire effecten geassocieerd met het substraten te vermijden, worden p-type wachtringen (PGR) in beide structuren gebruikt, en elke PGR is verbonden met GND. De centrale as van ND is uitgelijnd met de NWELL/PWELL junctie, en de parameter D1 wordt gebruikt om de helft van de ND lengte te beschrijven, terwijl D2 de lengte van de SAB regio is.

De ESD-karakteristieken van de conventionele LVTSCR en EP-LVTSCR zijn gemeten met behulp van Hanwa TED-T5000 TLP tester met 10 ns stijgtijd en 100 ns pulsbreedte, en de lekkagestromen zijn gemeten onder 3,63 V (1,1 * VDD) DC spanning bias na elke TLP stress. Gemeten TLP I–V en lekkage karakteristieken van de EP-LVTSCR en LVTSCR zijn getoond in Fig. 5. Duidelijk bezit de EP-LVTSCR een hogere V_h van 5,49 V vergeleken met de conventionele LVTSCR van 2,18 V. Hoewel de EP-LVTSCR een significante verbetering op de houdspanning heeft, daalde zijn I_t2 slechts met ongeveer 0,29 A, wat profiteert van de hulp van het tak-stroompad. Bovendien presteert EP-LVTSCR ook een V_t1 daling van 6,49 tot 6,18 V. Voor 2,5 V of 3,3 V IO pin in 28-nm CMOS processen, varieert het ESD ontwerpvenster van 3,63 tot 9,4 V met 10% veiligheidsmarge overweging. Daarom kan de voorgestelde EP-LVTSCR gebruikt worden als een geldige ESD-beschermingsoplossing voor 2,5 V/3,3 V IO poorten door het latch-up probleem in een traditionele LVTSCR-type structuur te overwinnen.

In dit artikel werden de elektrische karakteristieken van de voorgestelde ESD-bescherming geoptimaliseerd door de ontwerpvariabelen D1 en D2 te wijzigen. Figuur 6 illustreert de TLP meetresultaten van EP-LVTSCRs met twee verschillende D1. Het is opgemerkt dat de I–V curves van EP-LVTSCRs twee snapback regio's tonen door de multi-activeringseffecten tijdens inschakelen van de apparaten. De eerste snapback regio I suggereert de geleiding van het triggerpad dat in Fig. 2a aangeduid is, terwijl de tweede snapback van regio II geïnduceerd wordt door de inschakeling van het SCR-pad. Wanneer D1 daalt van 1,25 tot 0,5 μm, daalt de I_t2 met ongeveer 0,1 A en de houdstroom in de tweede snapback neemt met ongeveer 0,17 A toe. Dit is omdat de put weerstanden R_NW2 en R_PW2 (Fig. 1) afnemen met de D1 afname, waardoor meer stroom nodig is om de geleiding van SCR te activeren en te handhaven.

Figuur 7 toont de TLP I–V resultaten van EP-LVTSCR met drie verschillende D2. Wanneer D2 toeneemt van 0,75 tot 2,25 μm, neemt de balastweerstand van ND geleidelijk toe, wat resulteert in een toename van de weerstand van het tak-pad, en verdere vergroting in R_on, wat waargenomen kan worden door de hellingsvariaties van de IV-karakteristieke curves in Fig. 7. Als resultaat stijgt de V_h van 5,5 tot 5,8 V met de D2 toename en zonder significante veranderingen in I_t2.

Conclusies

Een verbeterd ESD-apparaat genaamd de EP-LVTSCR is ontworpen en geproduceerd in een 28-nm CMOS technologie. De mechanismen van de voorgestelde apparaten werden ook gedemonstreerd met TCAD-simulaties. In vergelijking met de conventionele LVTSCR bezit de voorgestelde EP-LVTSCR een lagere trigger spanning van 6,2 V en een aanzienlijk hogere houdspanning van 5,5 V door zijn verbeterde activeringsmechanisme en tak geleidingseffect. Met zo'n hogere toename in V_h, daalde de falingsstroom van de EP-LVTSCR slechts met ongeveer 20%. Bovendien werkt de voorgestelde structuur met een lagere inschakelweerstand alsook een betrouwbare lekkagestroom van ongeveer 2 nA bij 3,63 V spanning, dus is het hoogst toepasbaar voor het beschermen van 2,5 V/3,3 V I/O pinnen. Verder worden EP-LVTSCRs ook verwacht om ESD-bescherming te bieden op 5 V stroomcircuits met voordeel van hun instelbare houdspanning karakteristieken.

Beschikbaarheid van data en materialen

Alle data gegenereerd of geanalyseerd tijdens deze studie zijn opgenomen in dit gepubliceerde artikel.

Afkortingen

ESD:

Electrostatische ontlading

SCR:

Silicium-gestuurde gelijkrichter

MLSCR:

Gemodificeerde laterale SCR

LVTSCR:

Laag-spanning-geactiveerde SCR

CMOS:

Complementaire metaal-oxide halfgeleider

IC:

Geïntegreerde schakelingen

V_t1:

Trigger spanning

V_h:

Houdspanning

BJT:

Bipolaire transistorjuncties

R_on:

Inschakelweerstand

I_t2:

Falingsstroom

TLP:

Transmissielijnpuls

TCAD:

Technology computer-aided design

SAB:

Silicide blok

V_th:

Drempelspanning

DC:

Directe stroom