Software-geïntegreerde wafer-level betrouwbaarheidstesting voor next-gen semiconductors

Een sleutelmaatstaf die prestaties in semiconductor geïntegreerde circuits (ICs) drijft is betrouwbaarheid. Naarmate ICs kleiner worden en chipcomplexiteit toeneemt, moeten fabrikanten ervoor zorgen dat ze hetzelfde betrouwbaarheidsniveau aan hun klanten kunnen leveren voor missie-kritieke eindtoepassingen.

Terwijl wafer-level betrouwbaarheidstesten lang gebruikt zijn om inzicht te geven in variabiliteit in processen en degradatie, drijven deze verhoogde eisen van nieuwe technologie-trends en chipcomplexiteit ingenieurs om methoden te zoeken om betrouwbaarheidstestdata te verhogen terwijl kosten dalen. Huidige benadering maken afwegingen tussen kanaalaantal en flexibiliteit, maar een parallel-per-pin benadering is nodig om beide aan te pakken.

Wafer Level Reliability (WLR) Test Overzicht

Tijdens de levensduur van een IC zijn er twee duidelijke momenten waarop een verhoogde falingskans verwacht wordt: in het begin met defecten tijdens het productieproces en aan het einde wanneer de IC begint uit te putten. Optimalisaties aan het productieproces verhogen de opbrengst maar helpen niet begrijpen wat ervoor zorgt dat producten eerder dan verwacht uiteen vallen. Betrouwbaarheidstesten geven inzicht in welke processen of mechanismen vroege IC-falen kunnen veroorzaken en schatten de levensduur van een IC.

De typische methode in betrouwbaarheidstesten omvat het bedienen van het apparaat aan zijn gebruiksgrenzen (vaak rond temperatuur en spanning) om het te laten uiteenvallen en de levensduur te modelleren tegen bekende falingsmechanismen. Deze testen worden uitgevoerd op ingebouwde structuren in de wafer om data te verzamelen en ervoor te zorgen dat het eerder in het productieproces gedaan kan worden.

Testopstelling

De falingsmechanismen die meestal getest worden, voldoen aan Joint Electron Device Engineering Council (JEDEC) standaarden voor veelvoorkomende WLR-stress. Ze omvatten time-dependent dielectric breakdown (TDDB), hot carrier induced degradation (HCI), en bias temperature instabilities (BTI/NTBI). De bedradingsopstelling om deze mechanismen op transistors in een wafer te testen omvat vier source measure units (SMUs), elk gebonden aan de .