Software-verbonden Wafer Level Betrouwbaarheidstest

Een belangrijke maatstaf voor de aandrijfprestaties in halfgeleider-geïntegreerde schakelingen (IC's) is betrouwbaarheid. Naarmate IC's steeds kleiner worden en de complexiteit van chips toeneemt, moeten fabrikanten ervoor zorgen dat ze hun klanten hetzelfde betrouwbaarheidsniveau kunnen blijven bieden voor bedrijfskritische eindtoepassingen.

Hoewel betrouwbaarheidstests op waferniveau al lang worden gebruikt om inzicht te krijgen in variabiliteit in processen en degradatie, zorgen deze toegenomen eisen van nieuwe technologische trends en chipcomplexiteit ervoor dat ingenieurs op zoek gaan naar methoden om de betrouwbaarheidstestgegevens te vergroten en tegelijkertijd de kosten te verlagen. De huidige benaderingen maken afwegingen tussen het aantal kanalen en flexibiliteit, maar een parallelle benadering per pin is nodig om beide aan te pakken.

Wafer Level Reliability (WLR) Test Overzicht

Gedurende de levensduur van een IC zijn er twee duidelijke momenten waarop een hoger uitvalpercentage wordt verwacht:in het begin met defecten tijdens het fabricageproces en aan het einde als de IC begint te slijten. Optimalisaties van het productieproces verhogen de opbrengst, maar helpen niet om te begrijpen waardoor producten eerder verslijten dan verwacht. Betrouwbaarheidstesten geven inzicht in welke processen of mechanismen voortijdig falen van IC's kunnen veroorzaken en schatten de levensduur van een IC.

De typische methode die bij betrouwbaarheidstests wordt gebruikt, houdt in dat het apparaat op zijn bruikbare limieten wordt gebruikt (vaak rond temperatuur en spanning) om het te dwingen te verslijten en zijn levensduur te modelleren aan de hand van bekende faalmechanismen. Deze tests worden uitgevoerd op ingebouwde structuren in de wafer om gegevens te verzamelen en ervoor te zorgen dat dit eerder in het productieproces kan worden gedaan.

Testopstelling

De storingsmechanica die doorgaans wordt getest, voldoet aan de Joint Electron Device Engineering Council (JEDEC)-normen voor veelvoorkomende WLR-belastingen. Ze omvatten tijdsafhankelijke diëlektrische doorslag (TDDB), door hot carrier geïnduceerde degradatie (HCI) en instabiliteiten van de vooringestelde temperatuur (BTI/NTBI). De bedradingsconfiguratie om deze mechanica op transistors in een wafer te testen, omvat vier source Measure Units (SMU's), elk verbonden met de .