Optimalisatie van programmering voor condensatorloze 1T DRAM met dual-gate TFET-technologie

Samenvatting

Grote condensatorvolumes en verhoogde lekkagestromen in conventionele één-transistor-één-condensator (1T-1C) DRAM-cellen belemmeren verdere schaling. De tunnelveld-effect-transistor (TFET), met zijn ultra-lage uit-zustand lekkage en steile sub-drempelhelling, is een veelbelovende alternatief. Deze studie introduceert een condensatorloze 1T DRAM-architectuur die een dual-gate TFET (DG-TFET) gebruikt. Het dual-gate-ontwerp scheidt schrijf- en leesfuncties, wat superieure prestaties mogelijk maakt: een retentietijd (RT) van meer dan 2 s en minimale temperatuursgevoeligheid. Met behulp van Silvaco-Atlas simulaties ontwikkelen we een systematische programmeringsoptimalisatiestrategie die de lees-1/lees-0 stroomverhouding maximaliseert (tot 10⁷) terwijl lange retentie behouden blijft, wat de ververstempo en dynamische stroomverbruik vermindert.

Achtergrond

Dynamische willekeurige-toegang-geheugen (DRAM) is een essentieel onderdeel geworden in mobiele en computersystemen. Echter, naarmate apparaatgeometrieën krimpen, innemen de condensatoren in conventionele 1T-1C DRAM-cellen een groot deel van het apparaatoppervlak, wat verdere schaling hindert. Een veelbelovend alternatief is de condensatorloze 1T DRAM die op een drijvende-gate transistor vertrouwt. Deze benadering kan hogere dichtheidverpakking leveren, maar lijdt onder temperatuurafhankelijke leesstromen omdat ladingstransport tijdens uitlezen voortkomt uit thermionische emissie, wat leidt tot een sub-drempelhelling boven 60 mV/dec en verhoogde lekkage.

TFETs, die geleiden via band-tot-band tunneling (BTBT), bieden sub-60 mV/dec SS, ultra-lage uit-zustand lekkage, en zwakke temperatuurafhankelijkheid. Hun hoge Ion/Ioff-verhouding maakt ze aantrekkelijk als kerntransistor in een DRAM-cel. Een dual-gate TFET (DG-TFET) DRAM is voorgesteld, waarbij de schrijfoperatie lading opslaat via BTBT aan de drainside onder Gate 2, terwijl de leesoperatie stroom extraheert via BTBT aan de bronkant onder Gate 1. Hoewel eerdere studies retentietijden boven 64 ms en verminderde temperatuursgevoeligheid hebben gedemonstreerd, blijft de lees-1/lees-0 stroomverhouding suboptimaal door niet-ideale programmeercondities.

We presenteren daarom een gedetailleerde programmeringsoptimaliseringsrichtlijn voor de DG-TFET DRAM, met behulp van Silvaco-Atlas simulaties om optimale biasing voor schrijf-, houder-, en leesfasen te identificeren. De geoptimaliseerde condities leveren een lees-1/lees-0 stroomverhouding van 10⁷ en een RT van meer dan 2 s, terwijl de lees-0 stroom en het algehele stroomverbruik aanzienlijk worden verlaagd.

Methoden

De onderzochte DG-TFET-structuur is geïllustreerd in Fig. 1. De bron (P⁺) en drain (N⁺) doteringsconcentraties zijn 1 × 10²⁰ cm⁻³. De intrinsieke kanaal is gesplitst in Gate 1 (N⁺ poly-silicium) en Gate 2 (P⁺ poly-silicium) met een 50 nm gat. Gate 2 vormt een diepe fysieke put die gaten opslaat, terwijl Gate 1 een laag-gaten-concentratie underlap-regio zorgt om uitlezen te vergemakkelijken. Apparaatparameters: bulk Si-dikte 20 nm; Gate 1-lengte 400 nm; Gate 2-lengte 200 nm; gate-oxide-dikte 3 nm.

De simulatie gebruikt Silvaco-Atlas met het Non-Lokale BTBT-model en parameters gecalibreerd op experimentele data. Shockley-Read-Hall recombinatie, Fermi-statistieken, en veld-afhankelijke mobiliteit zijn ook inbegrepen. Elektron- en gaten-levensduur worden ingesteld op 100 ns, en de standaardtemperatuur is 300 K.

Resultaten en Discussie

Schrijfoperatie

Tijdens een schrijf-1 operatie verhoogt een negatieve bias op Gate 2 de kanaalbanden onder de gate, wat de BTBT-barrière tussen kanaal en drain vernauwt. Dit bevordert elektrontunneling naar de drain, het kanaal onder Gate 2 volledig ontlastend en een diepe potentiële put achterlatend die de gegenereerde gaten vangt. Een daaropvolgende schrijf-0 operatie past een positieve bias op Gate 2 toe, waardoor de opgeslagen gaten hercombineren aan de drainside. De optimale negatieve bias-grootte is –1,3 V voor schrijf-1 en +1,3 V voor schrijf-0, omdat hogere absolute spanningen BTTV verzadigen en geen verdere verbetering in gatenaccumulatie opleveren.

Houdoperatie

Na schrijven wordt de cel gehouden bij een kleine negatieve bias op Gate 2 (–0,2 V) om de potentiële put te verdiepen en gatenhercombinatie tijdens een houder-1 interval te onderdrukken. Een negatieve bias tijdens houder-0 zou ongewild de tunnelbarrière bij de drain verlagen, hercombinatie versnellen en de 0-toestand degraderen. Dus, –0,2 V is de optimale houdbias voor beide toestanden.

Leesoperatie

Lezen wordt uitgevoerd met een drainbias van 1 V. Gate 1 is vastgezet op +1 V om BTBT aan de bron te maximaliseren, wat de lees-1 stroom verbetert. Gate 2 wordt afgesteld op +0,8 V: deze spanning houdt het kanaal onder Gate 2 voldoende ontladen tijdens een lees-0 operatie, waardoor elektronenstroom naar de drain wordt onderdrukt en de lees-0 stroom vermindert, terwijl nog steeds efficiënte tunneling tijdens lees-1 mogelijk is. De resulterende lees-1/lees-0 stroomverhouding bereikt 10⁷.

Transiente Respons

Met de geoptimaliseerde biases (schrijf-1: –1,3 V, schrijf-0: +1,3 V, houder: –0,2 V, lees-1: Gate 1 = +1 V, Gate 2 = +0,8 V), tonen transiente simulaties (schrijf/houder/lees: 50 ns/100 ns/50 ns) een lees-1/lees-0 stroomverhouding van 10⁷ (Fig. 9a). Zelfs na een houdtijd van 10 s blijft de verhouding boven 10 (Fig. 9b). De RT overschrijdt 2 s, wat eerdere rapporten overtreft, en de lees-0 stroom is aanzienlijk lager dan in eerdere studies, wat vertaalt in verminderd dynamisch vermogen.

Conclusies

We hebben een uitgebreid programmeringsoptimalisatieprotocol voor de dual-gate TFET condensatorloze 1T DRAM vastgesteld, gevalideerd door Silvaco-Atlas simulaties. Het geoptimaliseerde bias-schema—schrijf-1: –1,3 V, schrijf-0: +1,3 V, houder: –0,2 V, lees-1: Gate 1 = +1 V, Gate 2 = +0,8 V—levert een lees-1/lees-0 stroomverhouding van 10⁷ en een RT van meer dan 2 s. De ultra-lage lees-0 stroom verlaagt het stroomverbruik en ververstoverhead drastisch, wat DG-TFET DRAM positioneert als een sterke kandidaat voor next-generation laag-vermogen, hoge-dichtheid geheugen.