IBM's Lucht Spacer Innovatie Ebeneert Weg voor 10nm FinFET Chips

Dit is de derde van een vier-delige serie over IBM's cutting-edge papers gepresenteerd op IEDM 2016.

The International Electron Devices Meeting wordt breed beschouwd als het werelds premier forum voor breekbaar onderzoek in semiconductor en elektronische apparaat technologie, ontwerp, productie, natuurkunde en modellering. Op dit jaar congres in San Francisco toonde IBM een scanning-probe thermometer, een lucht-spacer techniek voor 10nm chips, een 7nm apparaat, en zelfs koolstofnanotube innovaties - alle gericht op het verlengen van Moore's Law en het verkennen van nieuwe architecturen.

Onder de vier gehighlight IBM papers, de derde focust op "Air Spacer for 10nm FinFET CMOS and Beyond." Dr. Kangguo Cheng, een senior technical staff member en Master Inventor bij IBM Research's Albany Nanotech Center, leidde het team dat demonstreerde hoe een simpele luchtspeling dramatisch parasitair capaciteit in next-generation transistors kan verlagen.

Terwijl 14nm nodes al produceerbaar zijn, confronteert de overgang naar 10nm een kritiek obstakel: parasitair capaciteit. Naarmate transistors krimpen, worden de isolerende gaten tussen contacten proportionieel kleiner, wat ongewenste lading toelaat op te bouwen. Wanneer een transistor schakelt, wordt deze opgeslagen lading vrijgegeven, wat zowel langzamere signaalpropagatie als hogere stroomverbruik veroorzaakt - uiteindelijk leidend tot verhoogde hitte en verminderde betrouwbaarheid.

Dr. Cheng's benadering vervangt deze geleidende gaten met lucht - een bijna perfecte isolator. Door een luchtspacer boven de vin top in te voegen, reducereerde het team transistor-niveau capaciteit met tot 25% en bereikten een 15% reductie in een ring-oscillator test circuit. Het resultaat is een 25% stroom besparing op apparaatniveau en een overeenkomstige 15% systeem-brede verbetering.

Boven links: TEM beeld van een FinFET transistor met lucht spacers (de witte ruimtes) op 10nm afmetingen. Boven rechts: Schade na een agressieve spacer pulldown proces; specifiek, erosie van de vin en source/drain epitaxie. Onder midden: Schematisch van een partiële lucht spacer structuur. Lucht spacers worden alleen boven de vin top gevormd om de impact op de gate stack te minimaliseren. Dielectrische liners beschermen gate stacks tijdens lucht spacer fabricatie.

Door parasitair capaciteit te mitigeren, laten lucht spacers efficiëntere 10nm en 7nm FinFET chips toe, en houden ze belofte voor stroom-besparende 14nm apparaten ook. IBM's werk illustreert hoe een materiaal zo simpel als lucht een cruciale rol kan spelen in next-generation semiconductor ontwerp.

Lees deel één: Hotspot mapping
Lees deel twee: Een ander soort chip met koolstofnanotubes