VHDL-variabelen bekijken in Modelsim tijdens simulatie
Hoe u VHDL-variabelen ziet op uw simulatie-waveform
Modelsim heeft een manier om uw VHDL-variabelen tijdens een simulatie te bekijken, maar ze maken het niet gemakkelijk. In Modelsim toont het Objects-venster nooit variabelen.
Modelsim Objects-venster, Geen Variabelen
Variabelen kunnen ingeschakeld worden door eerst processen te tonen. Dit doet u door met de rechtermuisknop te klikken op het ontwerp waar u de variabelen voor wilt bekijken. Ga naar Show en vink aan dat Processes getoond worden.
Hoe u uw processen in uw ontwerp ziet
Eenmaal gedaan, zal uw ontwerp procesnamen tonen onder zich (wat een reden is waarom het een goed idee is om uw processen te labelen).
Processen zijn Zichtbaar
Nu moet u Locals bekijken. Een Variabele is een Local omdat deze niet bestaat buiten het proces waarin het is aangemaakt. Het is lokaal voor één proces. Dit doet u in het View-menu in Modelsim. Zorg ervoor dat Locals is aangevinkt.
Hoe u Locals inschakelt in Modelsim
Nu zou u uw variabelen moeten kunnen zien. Klik op het proces dat de variabelen heeft aangemaakt die u wilt bekijken. U zou alle variabelen die lokaal zijn voor dat proces in het Locals-venster moeten zien verschijnen. Om deze variabelen in uw waveform-venster te zien, klikt u ze aan en sleept u ze naar het Modelsim Waveform-venster.
Variabelen Zichtbaar in Modelsim Locals Venster
De laatste afbeelding toont een waveform met variabelen erin. Als u zich ervan herhaaldelijk de dezelfde simulatie draait, probeer dan de waveform op te slaan als een .do-bestand, zodat u deze stappen in de toekomst niet hoeft te herhalen om variabelen toe te voegen aan uw Modelsim waveform-venster.
Variabele Getoond in Modelsim Waveform Venster
VHDL
- For-lussen in VHDL: Een praktische gids
- Impure functies in VHDL gebruiken: FSM-leesbaarheid en onderhoudbaarheid verbeteren
- VHDL Basics Quiz – Deel 4: Test je begrip
- Een eindige-toestandsmachine in VHDL ontwerpen: een praktisch verkeerslichtvoorbeeld
- Constrained Random Verification onder de knie met OSVVM
- VHDL Procedure Voorbeeld: Een Standard Logic Vector Incrementeren
- FPGA-gebaseerde RC Servo-controller ontwerpen met nauwkeurige PWM
- Ontwerpen van een robuuste VHDL-ringbuffer FIFO in blok-RAM
- Dynamische string-lijsten in VHDL: Best Practices & Voorbeeld
- VHDL-variabelen bekijken in Modelsim tijdens simulatie
- FPGA Block RAM initialiseren vanuit tekstbestanden met VHDL's TEXTIO-bibliotheek