Hoog‑houdspanning silicium‑gecontroleerde gelijkrichter met ingebouwde lading‑recombinatie voor robuuste, latch‑up‑immuun ESD‑bescherming

Samenvatting

Een nieuwe, CMOS‑proces‑compatibele hoog‑houdspanning silicium‑gecontroleerde gelijkrichter (HHV‑SCR) wordt gepresenteerd, ontworpen om superieure electrostatic discharge (ESD)‑bescherming te leveren. Door integratie van een gat‑ (of elektronen‑) recombinatieregio (H‑RR of E‑RR), recombineert het apparaat niet alleen minderheidsladingsdragers in de basis van de parasitaire PNP (of NPN) transistor via een licht gedopeerde N+ (of P+) laag, maar introduceert ook een additionele recombinatielaag die oppervlakte‑lawine‑ladingsdragers onderdrukt. Deze dubbele‑laag‑benadering verhoogt de houdspanning (V_h) tot 8,1 V – meer dan vier keer de typische 1,8 V van laag‑spanning getriggerde SCRs – terwijl een hoge foutstroom (I_t2 > 2,6 A) en een figuur‑van‑meriet (FOM) toename van meer dan 400 % behouden blijft.

Inleiding

Halfgeleiderintegratie heeft continue verkleining van kenmerken gedreven, wat de impact van electrostatic discharge (ESD) op betrouwbaarheid versterkt. Conventionele ESD‑beschermingselementen zoals dioden en gate‑gegronde N‑kanaal MOSFETs (ggNMOS) bieden robuustheid maar innemen groot silicium‑oppervlak. Laag‑spanning getriggerde silicium‑gecontroleerde gelijkrichters (LVTSCRs) kwamen als compacte alternatief, met hoge stroomcapaciteit per eenheidsoppervlak en snelle respons door hun ingebouwde laag‑trigger‑spanning (V_t1) ggNMOS. Echter, de sterke positieve terugkoppeling inherent aan LVTSCRs leidt tot een zeer lage houdspanning (V_h) van 1–2 V, wat latch‑up en transiente mis‑trigger‑gebeurtenissen kan veroorzaken. Bestaande strategieën om V_h te verhogen – zoals toevoegen van N+ ESD‑regio's, P+ LDD‑lagen of emitter‑spanning‑clamp‑technieken – vereisen meestal extra maskerstappen en kunnen ESD‑prestaties verschlechteren door toegevoegde vermogensdissipatie of niet‑afstelbare V_h.

In dit werk stellen we een nieuwe hoog‑houdspanning SCR (HHV‑SCR) voor die gelijktijdig een hoge V_h, een hoge foutstroom (I_t2) en afstelbare V_h bereikt zonder extra maskers of processtappen. Transmissielijn‑puls (TLP)‑testen bevestigen dat V_h verhoogd kan worden tot boven 8 V terwijl een robuuste I_t2 en een grote figuur‑van‑meriet (FOM) behouden blijven.

Methode

Apparaatprestaties werden geëvalueerd met Synopsys Medici TCAD‑simulaties. We gebruikten de IMPACT.I, BGN, CONMOB, FLDMOB, SRH en SRFMOB modellen om impactionisatie, bandgap‑vernauwing, ladingmobiliteit en Shockley‑Read‑Hall‑recombinatie vast te leggen. De H‑RR en E‑RR structuren werden geoptimaliseerd om V_h en de vermogensdichtheid (P_M) te maximaliseren. Gefabriceerde HHV‑SCRs en referentie LVTSCRs werden gekarakteriseerd met een commercieel TLP‑systeem.

Structuur en werking

De schematische dwarsdoorsnede (Fig. 1a) en lay‑out diagram (Fig. 1b) illustreren de kerninnovatie: zwevende N+ en P+ lagen die de H‑RR en E‑RR vormen. In de H‑RR ligt een licht gedopeerde N+ (TN+) angrenzend aan de anode P+ regio, terwijl een additionele P+ (TP+) naast de zwevende N+ geplaatst is. De E‑RR spiegelt deze rangschikking aan de kathode‑kant. Tijdens een hoge‑spanning ESD‑gebeurtenis, treedt de laag‑doorlaag TN+/P‑put/TP+ overgang het eerst op, initiatief lawinestroom die de parasitaire bipolaire transistors activeert. De zwevende N+ (of P+) in de H‑RR (of E‑RR) recombineert snel minderheidsladingsdragers geïnjecteerd vanaf de anode (of kathode) rand, wat de stroomversterking (β) van de parasitaire transistor verlaagt en oppervlakte‑bipolaire effecten elimineert. Gelijktijdig vangt de additionele P+ (of N+) laag in de recombinatieregio oppervlakte‑lawineladingsdragers op, wat het oppervlakte‑stroampad verder onderdrukt. Dit dubbele recombinatiemechanisme verhoogt de houdspanning terwijl hoge stroomcapaciteit behouden blijft.

a De schematische dwarsdoorsnede van de voorgestelde HHV‑SCR. b Het lay‑out diagram van de voorgestelde HHV‑SCR.

Resultaten en discussie

Gesimuleerde resultaten

TCAD‑simulaties van de LVTSCR en HHV‑SCR (Fig. 2) onthullen dat de HHV‑SCR's V_h stijgt van 4,6 V naar 8,1 V naarmate de H‑RR‑afstand (d1) verkleint van 0,6 µm naar 0 µm voor een vaste apparaatlengte (d2 = 0,5 µm). Het verkorten van d1 verhoogt de recombinatie‑efficiëntie van de zwevende N+ in de H‑RR, wat leidt tot een lagere parasitaire β en hogere V_h. Het verlengen van d2 naar 1 µm verbetert V_h verder door de actieve apparaatlengte te vergroten. Het toevoegen van een zwaar gedopeerde P+ laag binnen de H‑RR (of N+ binnen de E‑RR) verhoogt V_h van 7,1 V (zonder de extra laag) tot ongeveer 9,5 V, zoals getoond in Fig. 2c. Het aanpassen van de breedtes van de zwevende lagen (d5) stelt de trigger‑spanning (V_t1) in te stellen van 12 V naar 9,0 V zonder V_h te beïnvloeden (Fig. 2d), wat compatibiliteit met 5 V logische families mogelijk maakt.

Gesimuleerde snapback I‑V‑karakteristieken van conventionele LVTSCR en voorgestelde HHV‑SCR voor varierende d1 en d2 (a, b). (c) I‑V‑curves voor verschillende d3 en d4 met vaste d3 + d4 = 3,5 µm. (d) I‑V‑curves voor diverse V_t1‑instellingen.

a Recombinatie‑verdelingscurves. (b) Stroomverdeling voor d3 = 3,5 µm, d4 = 0 µm. (c) Stroomverdeling voor d3 = 2,5 µm, d4 = 1 µm.

Experimentele resultaten

Alle apparaten werden gefabriceerd met een totale breedte (W) van 50 µm en een single‑finger lay‑out voor directe parametervergelijking (zie Tabellen 1 en 2). TLP‑metingen (Fig. 4) tonen aan dat de HHV‑SCR's houdspanning stijgt van 5,5 V naar 8,0 V naarmate d1 verkleint van 0,6 µm naar 0 µm, wat de 1,8 V van de LVTSCR overstijgt. Het vergroten van d2 naar 1 µm verhoogt V_h verder (Fig. 5). De clamp‑spanning (V_CL) blijft binnen acceptabele grenzen (HBM = 2 kV, I_TLP = 1,3 A) voor de 50 µm apparaten, hoewel zwaardere ESD‑belasting de beperkte apparaatbreedte kan utageren. Het uitbreiden van de vingertbreedte naar 300 µm (voor d1 = 0,6 µm, d4 = 0,5 µm of 0 µm) behoudt V_CL terwijl het een uitzonderlijk lage dynamische weerstand (R_dy ≈ 0,7 Ω), superieure ESD‑robuustheid (It2 > 10 A) en een hoge V_h van 6,7 V levert. De invloed van de additionele P+ in de H‑RR wordt bevestigd door het prestatieverschil tussen apparaten met d4 = 0 µm en d4 = 0,5 µm.

Experimentele foutstroom per eenheidsbreedte en TLP I‑V‑karakteristieken van conventionele LVTSCR en voorgestelde HHV‑SCRs met (a) d2 = 0,5 µm en (b) d2 = 1 µm bij W = 50 µm.

Experimentele TLP‑karakteristiek van HHV‑SCR met d4 = 0,0 µm en d4 = 1,0 µm bij d1 = 0,6 µm, W = 300 µm.

Conclusie

De HHV‑SCR, compatibel met standaard CMOS‑processen, levert een houdspanning die 8 V overstijgt – meer dan 450 % hoger dan de 1,8 V van conventionele LVTSCRs – terwijl een hoge foutstroom en een figuur‑van‑meriet die met meer dan 400 % verbetert, behouden blijft. De V_h van het apparaat kan afgesteld worden van 5,5 V tot 8,1 V zonder opbrengst van oppervlak of stroomcapaciteit, en de vermogensdichtheidsprestaties overtreffen die van de basis LVTSCR met meer dan 200 %. Deze resultaten vestigen de HHV‑SCR als een compacte, latch‑up‑immuune en robuuste oplossing voor moderne ESD‑bescherming.

Beschikbaarheid van data en materialen

Alle data gegenereerd of geanalyseerd tijdens deze studie zijn opgenomen in dit gepubliceerde artikel.