Silicon-Germanium FinFETs: Pioniers van Laag-Weerstand Kanalen voor 7nm en Daarbuiten

Bij IBM Research in Albany, NY, duwt ons semiconductor team CMOS technologie naar 10nm, 7nm en toekomstige nodes. Naarmate apparaatdimensies krimpen, wordt transistor kanaalweerstand een beslissende factor in chip prestaties. Het innoveren van het kanaalmateriaal om die weerstand te verlagen is daarom essentieel om 7nm en daarbuiten competitief te houden. Onze focus is silicon-germanium (SiGe), het sleutelmateriaal dat de power-prestatie winsten mogelijk maakte gehighlight in vorig jaar's 7nm lancering.

Symmetrische Si FinFET (a) en SiGe FinFET (b) profielen op 10nm, gefabriceerd op SUNY Polytechnic's NanoTech Complex. SiGe FinETs tonen superieure elektrische eigenschappen.

Huidige 14nm FinFET chips gebruiken silicium-enige kanalen - silicium's stabiliteit limiet verder dan deze schaal. In tegenstelling, SiGe-gebaseerde FinFETs hebben bewezen prestatiewinst geleverd onder industrie 10nm standaarden, biedend een praktisch pad naar een schaalbare CMOS technologie. Een voordeel is de capaciteit om zowel low-power als high-performance apparaten op een enkele die te integreren zonder een van beide te compromitteren.

SiGe FinFETs demonstreren ook verbeterde elektrische betrouwbaarheid, wat vertaalt in stabielere chip prestaties over de levensduur. Gevolgelijk dient hetzelfde procesflow zowel high-performance supercomputers als stroom-beperkte mobiele apparaten.

Door grotere germanium atomen in een silicium rooster te introduceren, creëert SiGe een bewuste lattice mismatch die spanning in de transistor kanaal genereert. Deze spanning verhoogt carrier mobiliteit, wat meer stroom toelaat bij lagere voltages. Dus, SiGe maakt een schaalbare roadmap naar kleinere dimensies mogelijk terwijl het power-prestatie evenwicht behoudt.

SiGe voor de Toekomstige Nodes: Oplossen van Uitdagingen in 10nm & 7nm Chip Productie

Spanning handhaven door de gehele integratie flow en defectdensiteit controleren zijn de twee primaire technische struikelblokken voor SiGe FinFETs op 10nm en daaronder. Spanning kan verloren gaan tijdens thermische anneals die dopanten activeren, tijdens source/drain recess stappen die de uniforme junction vormen, of tijdens vin patroneren in ontwerpen die ultra-korte vinnen vereisen.

Defectcontrole is evenzeer kritiek voor massaproductie. De lattice mismatch tussen een SiGe kanaal en zijn silicium substraat maakt het moeilijk om defectniveaus binnen produceerbare grenzen over een gehele wafer te houden. Door geavanceerde epitaxiale groei, innovatieve vin-module integratie en verfijnde source/drain engineering, hebben wij spanningretentie en lage defectiviteit in onze 10nm en 7nm test nodes bereikt.

Opbouwend op deze haalbaarheidsstudie, collaboreren wij met chip ontwerpers en foundries om SiGe FinFETs naar volume productie te brengen. Wij anticiperen dat SiGe silicium FinFETs zal vervangen in next-generation CMOS nodes, powerend alles van supercomputers tot mobiele apparaten. De technologie houdt ook belofte voor "more-than-Moore" toepassingen - cloud, cognitive computing en andere low-power scenario's - waar efficiënt stroomgebruik Paramount is.

Lees Verder

Dwarsdoorsnedes van vin en gate stack voor vin breedtes variërend van 87nm (a) tot 3nm (g) met hogere Ge inhoud voor SiGe Vin.

Op dit jaar IEEE VLSI symposium toonden onze teams een suite van device, materiaal en integratie doorbraken die SiGe benutten onder 10nm ground rules en een pad kaarten naar de 7nm node die wij vorig jaar fabriceerden. Hoogtepunten omvatten defectiviteitscontrole, gate-stack en interfacial-layer innovaties gemaat voor SiGe Vin, en geavanceerde contact technieken - alle gedetailleerd in onze VLSI papers.

• T2.2: "FINFET Technology Featuring High Mobility SiGe Channel for 10nm and Beyond"
• T4.3: "Selective GeO_x-Scavenging from Interfacial Layer on Si_1-xGe_x Channel for High Mobility Si/Si_1-xGe_x CMOS Application"
• T9.3: "Replacement High-K/Metal-Gate High-Ge-Content Strained SiGe FinFETs with High Hole Mobility and Excellent SS and Reliability at Aggressive EOT ~7Å and Scaled Dimensions Down to Sub-4nm Fin Widths"
• T7.2: "Ti and NiPt/Ti Liner Silicide Contacts for Advanced Technologies"

Schematisch van de uitvinding selectieve GeOx-scavenging proces (a) en de GeOx-vrije interfacial layer (b) met SiGe kanaal.

*-FinFET verwijst naar een transistor architectuur die het kanaal opwaartstilt in vin-achtige structuren.

Dechao Guo is een research staff member, master inventor, en manager van Advanced Device Design & Integration bij IBM Research.