RISC‑V Summit 2020: Belangrijkste sessies en highlights

De derde jaarlijkse RISC‑V Summit vindt plaats online van 8 tot 10 december 2020. De agenda bestrijkt drie dagen met presentaties over architectuur, hardware, software, tools, verificatie, beveiliging en real-world case studies uit het wereldwijde RISC‑V-ecosysteem.

Technologieleiders en onderzoeksgroepen zullen productupdates, projecten en implementaties presenteren, waarmee ze benadrukken hoe de RISC‑V-instructiesetarchitectuur (ISA) de volgende generatie hardware, software en intellectueel eigendom (IP) drijft.

Het evenement omvat een online tentoonhal, netwerkmogelijkheden en een volledige reeks sprekers – inclusief executives van Andes Technology, Alibaba, de CHIPS Alliance, Google, IBM, NXP Semiconductors, OneSpin Solutions, Red Hat, Seagate, SiFive, Western Digital, en meer.

Als mediapartner zal embedded.com op 9 december een fireside chat hosten met David Patterson, de pionier die 'RISC' in 1980 bedacht en medeauteur is van het fundamentele handboek 'Computer Architecture: A Quantitative Approach'.

De complete agenda is online beschikbaar; bezoek de summit-website voor details.

Dag 1 – Dinsdag 8 december 2020

Een open edge machine-learning-ecosysteem bouwen met RISC‑V, Zephyr, TensorFlow Lite Micro en Renode

Keynote-panel met Tim Ansell (Google), Kate Stewart (Zephyr Project), Brian Faith (QuickLogic) en Michael Gielda (Antmicro) bespreekt hoe RISC‑V, Zephyr RTOS, TensorFlow Lite Micro en Renode samenkomen om een vendor-neutrale, traceerbare ML-ontwikkelomgeving voor edge-apparaten te creëren.

Het RISC‑V-ecosysteem benutten om een commerciële chip onder $10 M te leveren

Dean Halle, CEO van Intensivate, legt de reis uit naar een commerciële 12 nm cluster CPU geproduceerd onder $10 miljoen, met de nadruk op de rol van de Rocket-Chip RTL, FireSim FPGA-emulatie en de Chisel-hardwaretaal.

Dag 2 – Woensdag 9 december 2020

RISC‑V in 5G New Radio small-cell basestations

Gajinder Panesar (Mentor, Siemens) en Peter Claydon (Picocom) presenteren een heterogene SoC die 5G NG small-cell basestations aandraait met RISC‑V-clusters en toegewijde DSP's, met details over real-time monitoring en embedded analytics die strikte timing-naleving waarborgen.

Veilige IoT-firmware voor RISC‑V

Cesare Garlati (Hex Five Security) en Sandro Pinto (Universidade do Minho) introduceren een open, gratis veilige IoT-stack voor RISC‑V, die FPGA SoC, multi-zone TEE, safety-critical RTOS, TCP/IP, TLS-ECC-cryptografie en MQTT voor OTA-updates dekt.

Dag 3 – Donderdag 10 december 2020

Embedded software heruitvonden: Thread-processoren met RISC‑V

Russell Klein (Mentor Graphics) en Colin Walls (Mentor, Siemens) demonstreren hoe het toewijzen van taken aan toegewijde RISC‑V-kernen real-time scheduling vereenvoudigt, met 14 nm ASIC PPA-metrieken die power, performance en area-afwegingen illustreren.

Een gids voor de RISC‑V-cryptografie-uitbreiding

Ben Marshall (University of Bristol) en Barry Spinney (Nvidia) lopen de cryptografie-uitbreiding door, met instructiesets, implementatiekosten en software-prestatievoordelen over kernklassen.

CORE‑V‑VERIF: Een industrieel verificatieplatform voor RISC‑V-kernen

Gepresenteerd door Sven Byer (OneSpin Solutions), Steve Richmond (Silicon Labs) en Mike Thompson (OpenHW Group), deze sessie detailleert de rol van CORE‑V‑VERIF bij het verifiëren van CV32E40P, CV32A6 en CV64A6-kernen, en biedt een quick-start training voor toekomstige projecten.

Registreer nu voor de 2020 Virtual RISC‑V Summit (8–10 december) en neem deel aan keynotes, technische presentaties, tutorials en meer. Bezoek de summit-website en registreer hier.