RISC‑V International en CHIPS Alliance lanceren OmniXtend-werkgroep voor cache-coherentie standaarden

RISC‑V International en CHIPS Alliance hebben een gezamenlijke samenwerking aangekondigd om de OmniXtend Cache Coherency-specificatie en -protocol te actualiseren, terwijl ze ontwikkelaarstools bouwen ter ondersteuning van de nieuwe standaard.

Een nieuwe OmniXtend-werkgroep is gevormd om een open, cache-coherente, uniforme geheugenstandaard te creëren voor multicore-berekeningsarchitecturen. OmniXtend is een volledig open netwerkprotocol dat coherentieberichtjes rechtstreeks uitwisselt met processorcaches, geheugencontrollers en diverse versnellers, wat een efficiënte manier biedt om nieuwe versnellers, opslag- en geheugenapparaten aan RISC‑V systems-on-chip (SoC's) te koppelen. Het kan ook multi-socket RISC‑V-systemen mogelijk maken.

De groep zal de OmniXtend-specificatie en -protocol bijwerken, architecturale simulatiemodellen ontwikkelen, een referentie register-transfer-level (RTL)-implementatie leveren en een verificatie-werkbank bouwen. Deze tools zullen het gebruik van OmniXtend voor datagecentreerde toepassingen vereenvoudigen voor ontwerpers.

"Naarmate RISC‑V International implementatie-onafhankelijke specificaties en ecosysteemcomponenten ontwikkelt, is het een prioriteit om te waarborgen dat wat we ontwikkelen werkt met opkomende en gevestigde standaarden," zei Mark Himelstein, CTO bij RISC‑V International. "De gezamenlijke werkgroep zal samenwerken met diverse RISC‑V-groepen om het OmniXtend-protocol te herzien met focus op cachebeheer, met nauwkeurige aandacht voor coherentie-ondersteuning voor RISC‑V-leden."

"De nieuw gevormde OmniXtend-werkgroep zal de standaard zetten voor open, coherente heterogene berekeningsarchitecturen," zei Rob Mains, general manager bij CHIPS Alliance. "We plannen om een mengsel van hardware-IP-blokken toe te staan, wat ontwikkelaars meer ontwerpflexibiliteit geeft om te kiezen wat het beste werkt voor hun specifieke toepassingsbehoeftes. We moedigen de RISC‑V-gemeenschap aan om betrokken te raken bij deze belangrijke initiatief, dat nieuwe ontwerpmogelijkheden opent met OmniXtend."

Fast‑Track Architecture Extension-proces

Vorige maand introduceerde RISC‑V International een fast‑track-proces om de standaardisatie van kleine architectuur-uitbreidingsvoorstellen te stroomlijnen. Het proces richt zich op eenvoudige uitbreidingen die een significant deel van de RISC‑V-gemeenschap ten goede komen, een duidelijk probleem adresseren, netjes passen in de bestaande architectuur, en vrij zijn van geschil.

Het Fast‑Track Architecture Extension-proces definieert de stappen voor het ontwikkelen en standaardiseren van uitbreidingen die aan deze criteria voldoen, terwijl kwaliteitscontrole behouden blijft onder toezicht van het relevante RISC‑V-staand comité. Na interne review gaan voorstellen in een 45-daagse publieke review-periode.

Himelstein merkte op: "Het Fast‑Track-systeem stelt ons in staat om sneller de behoeften van de RISC‑V-gemeenschap te adresseren naarmate de diversiteit van RISC‑V-oplossingen en -toepassingen exponentieel blijft groeien."

De ZiHintPause-uitbreiding, waarmee ingenieurs energieverbruik kunnen verminderen, is de eerste die onder dit nieuwe proces is geratificeerd. Het verbetert de prestaties van spin-wait-lussen en stelt multithreaded cores in staat om tijdelijk uitbreidingsbronnen vrij te maken. De uitbreiding voegt een enkele PAUSE-instructie (gecodeerd als een HINT) toe aan de ISA. Himelstein voegde toe: "De ratificatie van ZiHintPause demonstreert hoe dit vereenvoudigde proces de review van belangrijke uitbreidingen aanzienlijk versnelt, terwijl de kernwaarde van RISC‑V van openheid met een publieke review-periode behouden blijft."

Greg Favor, medeoprichter en CTO van Ventana Micro Systems, zei: "Dit is een belangrijke uitbreiding voor de RISC‑V ISA, en we zijn blij dat ZiHintPause snel geratificeerd kon worden en nu beschikbaar is voor de hele RISC‑V-gemeenschap. Fast‑Track behoudt de benodigde checks and balances om ervoor te zorgen dat uitbreidingen correct zijn ontworpen en voldoen aan de architecturale benadering van RISC‑V, terwijl de weg wordt gebaand voor RISC‑V International om zijn set gestandaardiseerde uitbreidingen snel uit te breiden."

Gerelateerde inhoud:

• De mysterie van aangepaste uitbreidingen in RISC‑V SoC-ontwerp ontrafelen
• Telink SoC gebruikt RISC‑V P‑uitbreiding voor AI/ML op edge-apparaten
• Open-source GPU bouwt op RISC‑V
• Micro Magic RISC‑V-kern levert 110.000 CoreMarks/Watt
• RISC‑V Summit: agenda-hoogtepunten
• Imperas breidt RISC‑V-referentiesimulator uit voor coverage-gestuurde verificatieanalyse