RISC-V Summit:hoogtepunten op de agenda

De derde jaarlijkse RISC-V-top vindt volgende maand plaats, 8-10 december 2020, en zal zoals de meeste evenementen dit jaar volledig online zijn. Op het programma staan ​​drie dagen met lezingen over architecturen, hardware, software, tools, verificatie en beveiliging, plus casestudies van de wereldwijde RISC-V-gemeenschap.

Technologiebedrijven en onderzoeksinstellingen zullen opmerkelijke productupdates, projecten en implementaties delen en de rol bespreken van de RISC-V-instructiesetarchitectuur (ISA) bij het aansturen van de volgende generatie hardware, software en intellectueel eigendom (IP). Het evenement zal ook beschikken over een online tentoonstellingsruimte en netwerkmogelijkheden. Sprekers zijn onder meer leidinggevenden van Andes Technology, Alibaba, de CHIPS Alliance, Google, IBM, NXP Semiconductors, OneSpin Solutions, RedHat, Seagate, SiFive, Western Digital en anderen.

Als mediapartner zal embedded.com ook deelnemen en we hebben ook een open haard chat op 9 december 2020 met onder meer David Patterson, die in 1980 de term verminderde instructieset computer (RISC) bedacht, en die met John Hennessy in 1990 publiceerde het leerboek, "Computer Architecture:A Quantitative Approach", dat sindsdien een basisboek is geweest voor veel microprocessoringenieurs.

De volledige agenda staat online (bekijk hier de website), maar hier zijn enkele hoogtepunten.

Dag 1, dinsdag 8 december 2020

Een open edge machine learning-ecosysteem bouwen met RISC-V, Zephyr, TensorFlow Lite Micro en Renode :Door dichter bij de rand te komen, verandert machine learning het IoT-landschap ingrijpend. Om de kansen die uit deze trend voortvloeien volledig te kunnen benutten, is een open ecosysteem van moderne tools, frameworks en platforms nodig die samen een naadloze omgeving vormen voor ontwikkelaars om geavanceerde ML-applicaties op RISC-V te bouwen. Tijdens het keynote panel zullen Tim Ansell (Google), Kate Stewart (Zephyr Project), Brian Faith (QuickLogic) en Michael Gielda (Antmicro) in gesprek gaan over hoe de sterke punten van RISC-V, Zephyr RTOS, TensorFlow Lite en Renode kunnen worden gecombineerd om collaboratieve, softwaregestuurde, traceerbare ML-ontwikkeling voor de edge te bieden. De deelnemers zullen bespreken hoe de leveranciersneutrale benadering van RISC-V resoneert met de fundamentele principes van de Zephyr RTOS en het Renode-simulatieraamwerk, en hoe TensorFlow Lite Micro de open ISA en zijn tools kan gebruiken om te innoveren in het ML-domein, ook op het hardwareniveau, bijv met behulp van FPGA's of aangepaste extensies.

Het RISC-V-ecosysteem benutten om een ​​chip in handen van de klant te krijgen in minder dan $ 10 miljoen :Deze lezing presenteert de reis van Intensivate bij de ontwikkeling van de eerste commerciële cluster-CPU, met een focus op hoe het RISC-V-ecosysteem het mogelijk maakt om een ​​commercieel levensvatbare chip, in een 12nm-procesknooppunt, aan klanten te leveren voor minder dan $ 10 miljoen. Dean Halle, CEO van Intensivate, zal de manieren beschrijven waarop de kosten voor het leveren van een dergelijke chip zijn verlaagd, inclusief de rol die het RISC-V-software-ecosysteem speelde, de rol van de Rocket-Chip RTL verkrijgbaar bij Chip Yard, de rol van het FireSim FPGA-emulatiesysteem en de rol van de beitel-hardwaretaal.

Dag 2, woensdag 9 december 2020

RISC-V in 5G nieuwe radio-kleincellige basisstations :Moderne mobiele communicatie maakt gebruik van de orthogonal frequency-division multiple access (OFDMA) luchtinterface, waarin gegevens worden verzonden in symbolen die in slots zijn gegroepeerd. In 5G kunnen deze slots variëren van 0,25 tot 0,125 ms. De planning van het verkeer dat in deze slots wordt vervoerd, wordt gedaan door de MAC-laag. Het plant zowel verkeer naar het netwerk (uplink) als van het netwerk naar de gebruiker (downlink). Er worden efficiënte 5G-basisstations ontworpen en ingezet om niet alleen veel, veel gebruikers aan te kunnen die veel 5G-cellen ondersteunen, maar hebben zelfs ondersteuning voor verschillende afzonderlijke mobiele operators. Elke operator kan zijn eigen software nodig hebben. De fysieke laag (PHY) moet de gegevens verwerken (zowel de besturing als de gebruiker) die door de MAC zijn doorgegeven om de slots en symbolen voor verzending en ontvangst in te vullen. Als de PHY niet voldoet aan de strikte timingbeperkingen, gaan hele dataslots verloren, waardoor herstelmechanismen nodig zijn. In deze talk presenteren Gajinder Panesar (Mentor, A Siemens Business) en Peter Claydon (Picocom) een heterogene SoC die een 5G NG kleincellig basisstation implementeert met behulp van clusters van RISC-V's en speciale DSP's. De lezing zal ook laten zien hoe de strikte timingbeperkingen continu zonder opdringerig worden gecontroleerd en hoe embedded analytics nuttige inzichten biedt in het gedrag van het basisstation.

Beveiligde IoT-firmware voor RISC-V :In de loop van de tijd hebben gevestigde platformleveranciers lichtgewicht Trusted Execution Environments (TEE's) en relatieve embedded softwarestacks ontwikkeld die zijn geoptimaliseerd voor hun kleinere processors. Geen van deze is echter beschikbaar voor RISC-V-ontwikkelaars die alleen worden gelaten om uit te zoeken hoe ze vertrouwde code kunnen afschermen van niet-geverifieerde softwarebibliotheken van derden en hoe ze deze componenten veilig kunnen combineren in de enkele firmware-image die hun commerciële toepassingen aandrijft. In deze presentatie zullen Cesare Garlati (Hex Five Security) en Sandro Pinto (Universidade do Minho) een gratis en open veilige IoT-stack voor RISC-V introduceren, die alle hardware- en softwarecomponenten omvat die nodig zijn om ultramoderne apparaten te bouwen. , firmware en cloudbeheerservice. Deze omvatten RISC-V 32-bit SoC FPGA, multi-zone Trusted Execution Environment, veiligheidskritieke RTOS, TCP/IP-connectiviteit, TLS ECC-cryptografie en MQTT-client en broker die telemetrie en OTA-applicaties en firmware-updates biedt.

Dag 3, donderdag 10 december 2020

Geïntegreerde software opnieuw uitgevonden:threadprocessors geïmplementeerd met RISC-V :Naarmate de systeemcomplexiteit toeneemt, wordt het moeilijker om een ​​RTOS te configureren om aan alle mogelijke bedieningsscenario's te voldoen. Ontwikkelaars moeten ervoor zorgen dat prioriteitsinversies, deadlocks, resourceconflicten, race-omstandigheden en andere timinggerelateerde problemen zich niet kunnen voordoen, ongeacht de bedrijfsomstandigheden van het systeem. Ondanks gedetailleerde analyse en rigoureuze verificatie, zullen veel ontwerpteams een grotere en krachtigere processor kiezen dan echt nodig is om een ​​veiligheidsmarge te bieden tegen onvoorziene omstandigheden. Een alternatief is om elke taak toe te wijzen aan zijn eigen CPU-kern. Dit vereenvoudigt veel van de planning en realtime problemen rond het beheren van een verzameling taken. Met de configureerbaarheid en efficiëntie van RISC-V-kernen is het zowel mogelijk als praktisch om een ​​kern voor een specifieke taak te selecteren en configureren, alleen die taak op de kern uit te voeren en deze uit te schakelen wanneer de taak niet actief is. Russell Klein (Mentor Graphics) en Colin Walls (Mentor, A Siemens Business) illustreren dit concept aan de hand van een voorbeeldontwerp dat zowel hoge als lage rekencomplexiteitstaken heeft, zowel met als zonder harde realtimebeperkingen. Om het probleem van bruikbaarheid, vermogen, prestatie en oppervlakte (PPA) aan te pakken, worden voor het voorbeeldsysteem geïmplementeerd in een 14 nm ASIC-bibliotheek gegeven.

Een gids voor de RISC-V cryptografie-extensie :Ben Marshall (Universiteit van Bristol) en Barry Spinney (Nvidia), geven een rondleiding door de RISC-V-cryptografie-extensie en leggen uit hoe deze geschikt is voor elke kernklasse:van diep ingebedde tot grote servers. Ze zullen de nieuwe instructies uitleggen en hoe ze moeten worden gebruikt, samen met de verwachte implementatiekosten en verbeteringen in de softwareprestaties.

CORE-V-VERIF, een industrieel verificatieplatform voor RISC-V-kernen :CORE-V-VERIF biedt een in silicium bewezen, functioneel verificatieplatform van industriële kwaliteit aan de RISC-V-gemeenschap. Het platform is gebruikt om een ​​volledige verificatiecyclus van de CV32E40P-kern uit te voeren en wordt momenteel gebruikt om de verificatie van de CV32A6- en CV64A6-kernen uit te voeren. CORE-V-VERIF maakt gebruik van verificatiecomponenten die zijn ontwikkeld door de RISC-V-gemeenschap en zullen continu worden onderhouden en verbeterd om de nieuwste best-practices en technologie te integreren voor de verificatie van toekomstige CORE-V-kernen. Deze sessie gegeven door Sven Byer (OneSpin Solutions), Steve Richmond (Silicon Labs) en Mike Thompson (OpenHW Group) omvat een diepgaande analyse van het CORE-V-VERIF-platform en een snelstarttraining om het platform in te zetten in RISC-V verificatieprojecten. Silicon Labs, dat CORE-V-cores integreert in IoT-chips, deelt zijn mening over waarom verificatie cruciaal is om open source-hardware naar de volgende stap te brengen.

Om u aan te melden voor de 2020 Virtual RISC-V Summit, 8 - 10 december, en deel te nemen aan het driedaagse programma boordevol keynotes, technische presentaties, technische talks, tutorials en meer gericht op de toekomst van RISC-V en de grotere halfgeleiderindustrie, bekijk de website en registreer je hier.