Geavanceerde PCIe High-Speed Wachtwoordkaart PCB-ontwerp - Onderzoek & Innovatie

Op dit moment getuigt de snelle ontwikkeling van internettechnologie van massale toepassing van e-mail, online betaling en persoonlijke communicatie. Op deze achtergrond is informatiebeveiliging een kritisch onderzoeks-thema wereldwijd. PKI (Public Key Infrastructure) technologie biedt beveiligingsservices door gebruik van public-key theorie en technologie. PCIe (Peripheral Component Interconnect Express) technologie heeft brede toepassing in high-speed apparaten als derde generatie I/O-busstandaard die seriële dataoverdracht en point-to-point interconnectietechnologie toepast. Op het gebied van digitaal systeemontwerp leidt relatief hoge klokfrequentie tot problemen in perspectieven van signaalintegriteit, power-integriteit en crosstalk; traditioneel PCB-ontwerp voldoet niet aan systeemstabiliteitseisen.

Dit artikel biedt een PCB-ontwerpschema voor high-speed wachtwoordkaart gebaseerd op PCIe volgens de voordelen van PCIe high-speed seriële transmissie.

Algeheel Ontwerpschema

FPGA-chip EP4CGX50CF23C6N uit Cyclone IV GX van Altera wordt toegepast, integrerend PCIe IP hardcore-module en implementerend 4 high-speed dataoverdracht wachtwoordkaart-ontwerp. Vier typen chips (chip 1, 2, 3, 4) implementeren respectievelijk algoritmes SM1, SM2/SM3, SM4 en SSF33 en functionaliteiten: wachtwoordkaart-initialisatie, geheime sleutelbeheer, backup en herstel, autorisatiebeheer. Wachtwoordkaarten worden in PC's toegepast, verbonden met moederbord via PCIe-slot en bestuurd door PC's. IP hardcore in FPGA implementeert PCIe, leidend tot communicatie tussen PCIe-kern en SRAM-cache en controlmodule. Als controlecentrum implementeert Nios II de wachtwoordkaart-softwarefunctionaliteit. Tegelijkertijd implementeert additionele wachtwoordchip communicatie tussen elk interfacemodule en wachtwoordkaart. Hardware-structuurontwerp in Figuur 1.

High-Speed PCB-ontwerp

Stack-up en Layout

Stack-up ontwerp is het meest significante probleem; redelijke stack-up kan EMI-straling remmen, transientie-spanning op power-plane of ground-laag minimaliseren en elektromagnetisch veld van signaal en power afschermen. Over het algemeen worden multi-layer borden en meerdere powers toegepast in high-speed digitaal circuitontwerp. PCB-stacking ontwerp gebaseerd op elementen: circuit klokfrequentie, PCB-fabricagekosten, pin-dichtheid, fabricageperiode, betrouwbaarheid. Lagen van multi-layer bord moeten symmetrisch zijn en aantal lagen even (asymmetrische stacking veroorzaakt vervorming). De wachtwoordkaart verbindt met PC via PCIe-slot; formaat vast: hoogte ~67 mm, lengte ~174 mm, PCIe X4 interface-pinnen aan onderkant. Vanwege hoge componentendichtheid en dikke routing: 6 lagen gekozen met verdeling: signaallaag, power-laag, signaallaag, power-laag, ground-laag, signaallaag. Dit ontwerp met 3 signaallagen, 1 ground-laag, 2 power-lagen biedt de omgeving voor signaalintegriteit.

Na bepaling PCB-stacking: componentengroepen en layout. Eerst: positie componenten programmeren volgens afmeting en patroon PCB, rekening houdend met lijnverbinding, functionele partitionering en esthetiek. Dan: componenten redelijk verdelen volgens verschillende componentenspanningsgraden om spanningsdraden zo kort mogelijk te maken, wat power-ruis interferentie vermindert en power-stabiliteit verhoogt. Chipplaatsing: let op relatie tussen hulp-circuit en chip, en kristaloscillator plaatsing achter klokpennen. High-ruis componenten vermijden rond kristaloscillator; nabij dryvende componenten plaatsen. Bovendien moet plaatsing van elk chip power- en signaalpennen worden overwogen met posities en richtingen aangepast op basis van verbonden lijnen. Omdat lengte-breedteverhouding >2:1 met vaste posities PCIe-slot, laadgaten en indicator-LED, moet componentlayout voor vaste componenten eerst worden overwogen. Daarnaast, door groot aantal verbindingslijnen tussen component en FPGA, moet layout met FPGA als centrum worden geïmplementeerd vóór posities van andere componenten, zodat boven- en onderruimte effectief gebruikt kan worden om voldoende ruimte tussen componenten en positioneringsgaten te laten.

Power-ontwerp

In high-speed circuitbordontwerp is power-systeemontwerp direct gerelateerd aan succes van heel systeem. Ruis gegenereerd door power en ground moet geminimaliseerd worden voor productbetrouwbaarheid. Toepassing van power-distributieschema via lagenmethode: power wordt gedistribueerd via metaal op hele laag, vermindert power-impedantie en ruis, verhoogt betrouwbaarheid. Omdat meerdere powers betrokken zijn, moet multi-power-laag ontwerp worden toegepast, capable van common-impedance coupling interferentie als ruislus te elimineren. Toepassing van decoupling-condensator lost power-integriteitsprobleem op: condensator kan alleen op onder- of bovenlaag geplaatst worden, waarvoor draden die decoupling-condensators verbinden kort en breed moeten zijn. Volgens chipmateriaal kan stroom door power-lijnen worden berekend en leidbreedte bepaald. Breedere lijnen = meer stroom. Experimentele formule: W(spoorbreedte: mm) ≥ L(mm/A) × I(stroom: A).

Meerdere powers op PCB halen 1 of 2 typen power van powerboard via backboard en converteren naar andere powers voor componenten. Power-conversie: gecentraliseerde power-architectuur en gedistribueerde power-architectuur. Eerste: power geleverd door onafhankelijke power, geconverteerd naar alle benodigde powers. Tweede: multi-grade power-conversie. Omdat gecentraliseerde architectuur nadelen heeft (hoge kosten, groot PCB-oppervlak), wordt gedistribueerde architectuur toegepast. Cryptografische kaart betreft 6 powers: 12 V, 3,3 V, 5 V, 2,5 V, 1,2 V, 1,8 V. Ontwerp start met 3,3 V en 12 V uit PCIe-slot. 3,3 V genereert 5 V en 1,8 V via spanning-conversiechip voor plug-in en chip 3. 12 V → 2,5 V voor FPGA en chip 4. Tenslotte 2,5 V → 1,2 V voor FPGA en chip 2. Gedistribueerde power-architectuur in Figuur 2.

Doorboorgat-ontwerp

Bij ontwerplayout voor multi-layer PCBs met hoge dichtheid moeten doorboorgaten worden toegepast voor signaaloverdracht tussen lagen. Positie-ontwerp van doorboorgaten vereist zorg. Doorboorgaten mogen niet op pad geplaatst worden; één printlijn voor verbinding, anders problemen als tombstone en onvoldoende soldeer. Soldeermasker op doorboorgat-pad met afstand 4 mil. Doorboorgaten niet in midden van pad voor chip-componenten op soldeerkant. Positie in Figuur 3.

Daarnaast mag doorboorgat-positie niet te dicht bij goldfinger; plug-inkant moet afgeschuine rand bevatten. Om printplaten in PCIe-slot te pluggen, kan afschuine rand (1~1,5)×45° aan twee zijranden van plug-in bord worden ontworpen.

High-Speed Signaal Routing

Bij routing moet distributie redelijk worden aangepast om verbindingslijnen te minimaliseren en crosstalk te verminderen. Bij high-speed digitaal signaalrouting: signaallaag nabij multi-power-laag routing moet ver van power-referentieoppervlak zijn om terugkeercircuit door signaalstroom te vermijden.

Omdat high-speed circuit kloksignaalfrequentie hoog is, beïnvloeden jitter, drift en vervorming het systeem sterk; high-speed PCB-ontwerp vereist kleine signaalgolf-interferentie. Daarom moet klokdistributie en routing eerst worden overwogen. Routing op high-speed kloksignalen; hoofdkloksignaallijnen zo kort mogelijk, recht en vrij van doorboorgaten en power-deel om crosstalk tussen klok en power te voorkomen. Bij meerdere klokken met verschillende frequenties op zelfde PCB: twee kloklijnen met verschillende frequenties mogen niet parallel gehouden worden. Voor meerdere componenten met zelfde klokfrequentie: netwerk kan verdeeld worden via spin-type, boom-type en tak-type.

In high-speed cryptografische kaart verkrijgt FPGA 66,66 MHz klok via kristaloscillator op PCB. Na lus met intrinsieke locks in FPGA: 200 MHz basisklok gegenereerd als interface voor chip 2 en 3 klok. Dan 100 MHz klok na intrinsieke frequentiedeling als Nios II softcore en werklok van hardware-circuit in FPGA. Gedeelde frequentie 16 MHz = werklok voor chip 2 en 3; 20 MHz = werklok voor chip 1 en 4. Klokdistributie in Figuur 4.

High-speed signaaltransmissie tussen PCIe-slot en PC via differentieel paar routing om signaalintegriteitsproblemen te vermijden. Over het algemeen worden ground-draden niet tussen differentieel paar signalen geplaatst, anders wordt koppel-effect vernietigd. Na routing differentieel paar signalen: koper rondom PCB high-speed signalen met vrije ruimte volledig gevuld met ground-draden om EMI-capaciteit te verhogen. Sleutel: symmetrie van differentiële paren handhaven. Als lengte differentieel paar niet compatibel: nauwkeurigheid data lezen/schrijven beïnvloed, datatransmissiesnelheid gedaald. Om systeemgeldigheid van data-lezen binnen zelfde periode te garanderen: vertragingsverschil tussen differentiële signalen binnen toegestane categorie, routinglengte strikt gelijk. Slangvormige routing kan dit oplossen door tijdsvertraging aan te passen. In dit ontwerp: communicatie via PC door PCIe en cryptografische kaart; zenden/ontvangen high-speed signalen via differentieel paar signalen met PCB-routinglengte gecontroleerd binnen 25 mil. Slangvormige routing lengte matching in Figuur 5.

Nuttige bronnen:
• Hoe hoogwaardige PCBs te ontwerpen
• PCB-ontwippelementen die SMT-fabricatie beïnvloeden
• Onderzoek naar high-speed PCB-ontwerp in embedded applicatiesysteem
• Differentiële Isometrische Verwerking en Simulatieverificatie van High-Speed PCB-ontwerp
• Full Feature PCB Fabricageservice van PCBCart – Meerdere Value-added opties
• Advanced PCB Assembly Service van PCBCart – Start vanaf 1 stuk