Astera Labs onthult CXL 2.0 & PCIe 5.0-oplossingen om latentie en vermogen te kappen in heterogene compute

Fabless halfgeleider-startup Astera Labs heeft doelgerichte CXL 2.0- en PCIe 5.0-connectiviteitsoplossingen aangekondigd, ontworpen om heterogene berekeningsarchitecturen te ontgrendelen en latentiegevoelige workloads in datacenters aan te pakken. De nieuwe oplossingen richten zich op systeembrede prestatieknelpunten in datagecentreerde toepassingen.

Met datagroei en gespecialiseerde workloads zoals AI en machine learning, moeten doelgerichte versnellers naast algemene CPUs op hetzelfde bord of rack opereren terwijl ze een uniforme geheugenruimte delen. CXL 2.0-interconnect is essentieel voor het creëren van cache-coherente topologieën.

Het eerste product in de portefeuille is de Aries Compute Express Link (CXL 2.0) smart retimer-familie (PT5161LX, PT5081LX), die CXL.io-connectiviteit met lage latentie levert. Deze apparaten zijn momenteel in sampling met strategische klanten. CEO Jitendra Mohan zei: "Door uit te breiden in het CXL-ecosysteem, maakt Astera Labs nog een gigantische sprong om doelgerichte oplossingen te bieden die complexe heterogene compute en composeerbare disaggregatie-systeemtopologieën ontgrendelen."

De CXL 2.0-specificatie, uitgebracht door het CXL Consortium in november 2020, breidt de open, industriestandaard-interconnect uit met cache-coherentie en geheugensemantiek. Nieuwe functies omvatten schakelen voor fan-out om meer apparaten te ondersteunen, geheugenpooling voor hogere benutting en on-demand capaciteit, en persistent geheugenondersteuning – allemaal terwijl volledige achterwaartse compatibiliteit met CXL 1.1 en 1.0 behouden blijft.

Barry McAuliffe, voorzitter van het CXL Consortium, merkte op: "Als vroege CXL Consortium-lid, heeft Astera Labs zijn connectiviteitsexpertise bijgedragen om de CXL-standaard te bevorderen. Het is geweldig om de eerste CXL-siliciumimplementatie op de markt te zien ter ondersteuning van een snel groeiend CXL-ecosysteem."

Nieuwe PCIe 5.0-oplossingen in samenwerking met Intel

Astera Labs kondigde een nieuwe lage-latentie-modus in zijn Aries smart retimer-portefeuille aan voor PCIe-connectiviteit met Intel Xeon Scalable-processoren. Ontwikkeld in samenwerking met Intel, verlaagt deze modus PCIe-linklatentie tot sub-10 ns en verhoogt prestaties in datagecentreerde workloads. Astera Labs claimt de eerste leverancier te zijn die robuuste PCIe 5.0-interoperabiliteit demonstreert met Intel's Sapphire Rapids Xeon Scalable-platform.

Een nieuwe plug-and-play Smart retimer add-in-kaart, Equinox, werd ook gelanceerd. Ontwikkeld met Intel, vereenvoudigen de kaart en haar doelgerichte firmware de creatie van PCIe 5.0-ingeschakelde systemen met Intel's recentste Xeon Scalable-processoren, wat Astera Labs' verschuiving markeert naar gebruiksvriendelijke, plug-and-play-borden die complexe systeemtopologie-implementatie versnellen.

"PCIe Gen5 en CXL zijn fundamentele technologieën voor heterogene compute-workloads en datacenter-architecturen vandaag en morgen," zei Zane Ball, Intel corporate VP en general manager voor datacenter-engineering en architectuur. "Intel werkt samen met ecosystemleiders zoals Astera Labs om PCIe- en CXL-interconnect-latentie aanzienlijk te verlagen op komende Intel Xeon Scalable-platformen, inclusief Sapphire Rapids."

Gerelateerde inhoud:

• Retiming USB4 over USB‑C
• Hoogpresterende interconnects bouwen met meerdere PCIe-generaties
• Xilinx richt zich op datacenter-offload met 'composeerbare' hardware
• Hoe edge-supercomputing de grote datastroom zal transformeren