Optimaliseren van spacer-engineering voor dual-gate tunneling-FET DRAM: Verlengen retentie en verminderen statische stroomverbruik

Samenvatting

De dual-gate tunneling FET (DGTFET) DRAM biedt een condensator-vrij ontwerp en merkbaar lange retentie. Met behulp van de Silvaco-Atlas simulator optimaliseren we systematisch de spacer-dielectric-stapel om lees-nul-lekkage te onderdrukken en het houdevenster te verlengen. Simulatieresultaten onthullen dat een lage-k spacer bij de bron en een hoge-k spacer bij de drain de beste afweging opleveren, wat resulteert in een sub-picoampere lees-nul-stroom (1×10⁻¹⁴ A/µm) en een retentietijd van 10 seconden. Deze configuratie vermindert statisch stroomverbruik en verfrissingsoverhead terwijl het een lees-een/lees-nul stroomverhouding van 10⁷ levert. Schaalbaarheidsanalyse benadrukt de resterende knelpunt en schetst toekomstige verbeteringsrichtingen.

Achtergrond

Naarmate apparaatgeometrieën krimpen, worstelt de conventionele 1T-1C DRAM met schaalbaarheid omdat de condensator niet verder verkleind kan worden dan een bepaalde limiet [1–3]. De geheugenindustrie verkent daarom nieuwe materialen en apparaatarchitecturen om dichtheid te verhogen [4,5]. Een veelbelovende benadering is de 1T DRAM met een condensatorloze structuur, voor het eerst gerapporteerd in de vroege jaren '90 [6,7]. In deze architectuur wordt een logische '1' opgeslagen door een van vier mechanismen: impact-ionisatie [8], bipolaire transistor [9], band-naar-band-tunneling (BTBT) [10], of gate-tunneling [11]. De tunneling field-effect transistor (TFET) gebaseerd op BTBT wordt beschouwd als een potentiële MOSFET-alternatief omdat het een hoge aan/uit-verhouding en een ultra-lage uit-toestand-stroom biedt [12–14]. Deze kenmerken zijn met name voordelig voor DRAM, waar lage uit-toestand-lekkage vertaalt naar minimale lees-nul-stroom en verminderd statisch stroomverbruik. Verschillende groepen hebben TFET-gebaseerde DRAM onderzocht [15–20], wat lage lees-nul-stromen en lange retentietijden aantoont. Onder hen springt de dual-gate TFET (DGTFET) DRAM eruit [19,20]. In een DGTFET DRAM zijn zowel schrijf- als leesbewerkingen gebaseerd op BTBT. Experimenten rapporteren een lees-nul-stroom zo laag als 1 nA/µm—ver onder die van traditionele 1T-1C DRAM—en een retentietijd van 2 s, ver boven de typische 64 ms verfrissingsinterval in computersystemen [21]. Zelfs bij 85 °C blijft de retentie boven 300 ms, wat robuustheid onder zware omstandigheden aangeeft. Het condensator-vrije ontwerp verbetert de pakkingsdichtheid verder, wat DGTFET DRAM een overtuigende kandidaat maakt voor next-gen geheugen. Ondanks deze sterktes, zijn gerapporteerde retentietijden en lees-nul-stromen nog niet optimaal omdat de DGTFET-geometrie niet volledig geoptimaliseerd is. In dit werk richten we ons op spacer-engineering—de keuze van dielectricum-materiaal in de drie spacers (bron, gate-gap en drain)—om DGTFET-prestaties te verbeteren. Spacers zijn dichtbij de tunneljuncties geplaatst en oefenen daarom een sterke invloed uit op BTBT [22,23]. Door systematisch de impact van lage-k (SiO₂) versus hoge-k (HfO₂) dielectrica in elke spacer te bestuderen, stellen we een geoptimaliseerde configuratie voor die lees-nul-lekkage dramatisch vermindert en retentietijd verlengt.

Apparaatstructuur en Simulatiemethode

De DGTFET adopteert een P-I-N configuratie, zoals getoond in Fig. 1a. De bron en drain zijn zwaar gedopeerd P⁺ (10²⁰/cm³) en N⁺ (10²⁰/cm³) regio's, respectievelijk. De intrinsieke kanaal is opgesplitst in twee gate-secties: Gate1, een N⁺ poly-silicium, en Gate2, een P⁺ poly-silicium, gescheiden door een smalle gap. De P⁺ Gate2 vormt een diepe lading-opslagput, terwijl de N⁺ Gate1 tunneling tijdens lezen controleert. Bron- en drainspacers (S_Spacer en D_Spacer) en de gate-gap spacer (G_Spacer) zijn standaard SiO₂. Apparaatdimensies zijn: siliciumfilm-dikte T_si = 20 nm, Gate1-lengte L_g1 = 400 nm, Gate2-lengte L_g2 = 200 nm, gate-gap-lengte L_gap = 50 nm, en gate-oxide-dikte T_oxide = 3 nm (HfO₂). Simulaties werden uitgevoerd in Silvaco-Atlas met een niet-lokaal BTBT-model dat rekening houdt met ruimtelijke bandrandvariaties en ladingsgeneratie/recombinatie [24]. Modelparameters gekalibreerd tegen experimentele data voor SOI TFETs [25], wat resulteerde in effectieve massa's van elektronen en gaten van 0,22 m₀ en 0,52 m₀, respectievelijk. Zware doping vereist bandgap-vernauwing, Fermi-Dirac-statistiek, Shockley-Read-Hall-recombinatie en doping/temperatuur-afhankelijke mobiliteitsmodellen. Dragerlevensduur—critisch voor retentie—werd ingesteld op 100 ns, geleid door literatuurbereiken van 1 µs tot 10 ns [26–28]. Scharfetter- en Schenk-modellen werden gebruikt om levensduurafhankelijkheid van doping en temperatuur vast te leggen.

a Schematisch van een dual-gate TFET (DGTFET) DRAM-cel. b Vergelijking tussen gesimuleerde transferkarakteristieken en experimentele resultaten voor een SOI TFET [25].

Resultaten en Discussie

Werktmechanisme

Schrijf- en leesbewerkingen in een DGTFET DRAM worden bepaald door BTBT bij de drain (schrijf) en bron (lees) juncties. Figuur 2 illustreert de banddiagrammen tijdens deze bewerkingen. Tijdens een schrijf-'1', verlaagt een negatieve bias op Gate2 het kanaalband onder Gate2, wat een dunne barrière aan de drain-zijde creëert en elektronen laat tunnelen naar de drain terwijl gaten accumuleren in de diepe potentiële put (~1,2 V). Integendeel, een positieve Gate2-bias tijdens een schrijf-'0' drukt gaten uit de put, wat de uit-toestand herstelt. Lees-'1' (Fig. 2b) onthult een kanaalbarrière tussen Gate1 en Gate2 maar niet aan de kanaalbodem, wat een hellend geleidingspad van de voorkant van Gate1 naar de achterkant van Gate2 mogelijk maakt. Lees-'0' (Fig. 2c) toont een duidelijke kanaalbarrière die elektronen blokkeert, wat lekkage onderdrukt. Het inset van Fig. 2d bevestigt dat elektronen deze barrière niet kunnen kruisen tijdens lees-'0'. Optimale programmeringsvoorwaarden zijn cruciaal: een meer negatieve Gate2-bias verbetert verzadigde BTBT tijdens schrijf-'1'; een kleine negatieve bias tijdens houdevenster behoudt de gatpopulatie; en een hogere Gate1-bias tijdens lezen versterkt BTBT voor lees-'1' maar verhoogt lees-'0'-lekkage. Tabel 1 vermeldt de gebruikte biaswaarden, en Fig. 3b demonstreert de resulterende transiente stromen met een 50 ns schrijf/lees en een 100 ns houdevenster. De stroomverhouding I₁/I₀ ≈ 10⁴, wat overeenkomt met eerdere rapporten [17,19,20].

Invloed van spacer-dielectrica

In DGTFET DRAM kan elke spacer gefertigd worden uit of lage-k SiO₂ of hoge-k HfO₂, wat leidt tot acht mogelijke dielectricum-combinaties. Tabel 2 vat de lees-1 (I₁), lees-0 (I₀) en I₁/I₀-verhouding voor elke configuratie samen, evenals retentie bij een 2 s houdevenster. De notatie "S" en "H" duiden SiO₂ en HfO₂ aan, respectievelijk, en de drie-letter-code noemt de S_Spacer, G_Spacer en D_Spacer in die volgorde. De data onthullen dat de bron-spacer I₁ domineert: het gebruik van SiO₂ bij S_Spacer verhoogt I₁ met twee ordegrootten ten opzichte van HfO₂. De drain-spacer controleert voornamelijk I₀: een HfO₂ D_Spacer onderdrukt lees-nul-lekkage tot ~10⁻¹⁴ A/µm. Dus is de optimale configuratie lage-k bij de bron en hoge-k bij de drain, terwijl de gate-gap spacer verwaarloosbare invloed heeft wanneer de andere twee vastliggen.

Invloed van de bron-spacer

Vergelijking van H/S/S en S/S/S (Fig. 4) toont aan dat SiO₂ bij de bron de lees-1-stroom met ~100× verhoogt. Figuur 5 illustreert dat HfO₂ bij de bron de oppervlakte-uitputtingsregio bij de bronjunctie uitrekt, wat de tunnelbarrière verbreedt. Gevolgenlijk is de tunnelafstand (Fig. 6a) groter voor H/S/S, en het franje-elektrisch veld (Fig. 6b) is hoger, wat het piekveld verlaagt en BTBT onderdrukt. De exponentiële BTBT-afhankelijkheid van het elektrisch veld verklaart waarom I₁ significant hoger is voor S/S/S. Daarom is een lage-k bron-spacer essentieel voor het maximaliseren van lees-1-stroom.

Invloed van de drain-spacer

Met S_Spacer en G_Spacer vastgezet op SiO₂, verandert D_Spacer van SiO₂ naar HfO₂ (Fig. 7) de schrijf-, houd- en leesstromen dramatisch. Een hoge-k D_Spacer verdiept de potentiële put tijdens schrijf-1, wat de BTBT-drijf versterkt en I₁ verhoogt. Tijdens houd-0 onderdrukt de hoge-k spacer BTBT bij de drain, wat de recombinatie-geïnduceerde houd-0-stroom verlaagt. Bij lees-0 komt het verschil in I₀ voornamelijk uit recombinatie: een SiO₂ D_Spacer laat meer gaten accumuleren tijdens houd-0, wat de recombinatiesnelheid verhoogt en dus lees-0-lekkage (Fig. 9). Daarom is een hoge-k D_Spacer cruciaal voor het minimaliseren van lees-nul-lekkage.

Retentietijd

Retentie wordt beperkt door gat-recombinatie tijdens houd. Tabel 2 toont dat zelfs na 2 s, apparaten met de optimale spacer (S/S/H of S/H/H) I₁/I₀ > 10⁴ behouden. We definiëren retentietijd (RT) als de langste houdduur waarvoor I₁/I₀ boven 10³ blijft. Figuur 10 demonstreert dat de geoptimaliseerde spacer een RT van 10 s oplevert, ver boven het conventionele 64 ms verfrissingsinterval. Vergeleken met eerdere studies [17–20], bereikt de geoptimaliseerde DGTFET DRAM twee ordegrootten lagere lees-nul-stroom en een tienvoudig langere RT, wat de geschiktheid voor laag-stroom, hoge-dichtheid geheugen bevestigt.

Schaalbaarheid

Schaalbaarheid werd beoordeeld door L_g1, L_g2 en L_gap te verminderen terwijl RT > 2 s behouden blijft. Tabel 4 vermeldt de prestaties van de S/S/H-configuratie over deze dimensies. Het verminderen van L_g1 onder 200 nm degradeert I₁ ernstig door verminderde gate-controle over de n-type barrière, terwijl kortere L_g2 de Gate1-Gate2 barrière vernauwt en I₀ verhoogt. L_gap heeft minimale impact op I₁ maar verhoogt I₀ lichtjes wanneer verminderd onder 20 nm. Gevolgenlijk zijn de kleinste levensvatbare dimensies L_g1 = 200 nm, L_g2 = 150 nm en L_gap = 20 nm, wat nog steeds de 20 nm/18 nm knooppunt 1T-1C DRAM overstijgt. Niettemin rechtvaardigen de voordelen van een condensator-vrij, laag-stroom, hoge-RT architectuur de grotere voetafdruk. Toekomstig werk zal zich richten op sub-100 nm schaling van DGTFET DRAM.

Conclusies

We hebben gedemonstreerd dat spacer-engineering de DGTFET DRAM-prestaties diepgaend beïnvloedt. Een lage-k spacer bij de bron vergroot de oppervlakte-uitputtingsregio, wat lees-1-stroom verhoogt, terwijl een hoge-k spacer bij de drain lees-nul-lekkage onderdrukt door de potentiële put te verdiepen en BTBT tijdens houd te beperken. Het optimaliseren van de dielectricum-stapel levert een sub-picoampere lees-nul-stroom en een 10-seconde retentietijd, wat eerdere TFET DRAMs overtreft en een 10⁷ lees-verhouding levert. Schaalbaarheidsanalyse geeft aan dat de minimum levensvatbare dimensies groter blijven dan state-of-the-art 1T-1C DRAM, maar de condensator-vrije, laag-stroom en lange-retentie voordelen maken DGTFET DRAM een overtuigende weg vooruit. Toekomstige inspanningen zullen zich richten op sub-100 nm schaling en integratie in hoge-dichtheid geheugenarrays.

Afkortingen

DGTFET:

Dual-gate tunneling field-effect transistor

DRAM:

Dynamic random access memory