RISC-V gebaseerde open-source GPU-architectuur (RV64X)

Een collectief ingenieurs bevordert een nieuwe set graphics-instructies geoptimaliseerd voor 3D-rendering en media-verwerking. Deze instructies breiden de RISC-V base vector ISA uit met graphics-specifieke datatypes en gelaagde extensies, die vectoren, transcendentale wiskunde, pixel-manipulatie, texturen en Z/frame-buffer operaties dekken. Het voorstel, genaamd RV64X, gebruikt 64-bit instructies om een robuuste, unified CPU-GPU ISA te leveren.

Waarom nu?

Commerciële GPU's blinken in mainstream workloads maar komen vaak tekort voor niche-taken zoals dual-phase 3D-frustum-clipping, aanpasbare HPC (bijv. arbitrary-bit-depth FFTs) en hardware SLAM. Een community-gedreven, open standaard kan de 10-20-jarige ontwikkelcyclus verkorten, cross-verificatie bevorderen en flexibele, schaalbare oplozingen bieden voor een breder bereik aan applicaties.

Het team's visie is een compacte, oppervlakte-efficiënte core die custom programmeerbaarheid en uitbreidbaarheid biedt. Het zal beschikbaar zijn als gratis, open-source IP voor zowel FPGA als ASIC-doelen, initieel gericht op low-power microcontrollers. Het ontwerp zal Vulkan-compliant zijn, met toekomstige ondersteuning voor OpenGL, DirectX en andere API's.

Het ontwerp benut het Vblock-formaat van de Libre GPU-inspanning:

• Bit-achtige VLIW-structuur die scalaire instructies tagt met register-context
• Sub-blokken bieden vector-lengte, swizzling, breedte-overrides en predication
• Geen dedicated vector-opcodes; vector-mode wordt geactiveerd wanneer een scalaire opcode een vector-getagde register refereert
• Hardware-niveau for-loop-uitvoering van meerdere opeenvolgende scalaire operaties, geïmplementeerd als SIMD, multi-issue of single-execution afhankelijk van de vendor's keuze

Ondersteunde datatypes omvatten 8-, 16-, 24- en 32-bit fixed en floating-point scalars, alsook transcendentale functies (sincos, atan, pow, exp, log, rcp, rsq, sqrt, etc.). RV32-V vectoren ondersteunen 2- tot 4-element operaties met 8-, 16- of 32-bit elementen, en gespecialiseerde instructies voor 3D-graphics-pipelines: punten (XYZW), pixels (RGBA), texels (UVW) en materiaalcoëfficiënten.

• XYZW punten (64- en 128-bit fixed en float)
• RGBA pixels (8-, 16-, 24- en 32-bit)
• UVW texels (8-, 16-bit per component)
• Materiaalparameters (Ia, ka, Id, kd, Is, ks…)

Native 2×2, 3×3 en 4×4 matrix-ondersteuning is inbegrepen, opgeslagen als 4×4 voor eenvoud.

Voordelen van een fused CPU-GPU ISA omvatten een microcode-gedreven graphics-pipeline, custom shader-ondersteuning, ray-tracing-extensies en 8-bit integer vector-ondersteuning voor AI en machine-learning workloads.

Custom rasterizers – zoals spline-based surfaces, subdivision patches en bespoke tessellators – kunnen geïmplementeerd worden. De architectuur is volledig configureerbaar, wat user-defined pipeline-stages, geometry/pixel/frame-buffer operaties en instancing mogelijk maakt.

RV64X blokdiagram

De referentie-implementatie zal bevatten:

• 32 KB Instruction/Data SRAM Cache
• 8 KB Microcode SRAM
• Dual-Function Instruction Decoder
  • Hardwired RV32V en RV64X ondersteuning
  • Micro-gecodeerde decoder voor custom-extensies
• Quad Vector ALU (32-bit fixed/float)
• 136-bit Register File (1K elementen)
• Special Function Unit
• Texture Unit
• Configureerbare lokale Frame Buffer

Schaalbaarheid is in de architectuur ingebouwd, zoals hieronder getoond.

RV64X's schaalbare ontwerp

Belangrijke innovaties omvatten een unified CPU-GPU ISA, configureerbare registers voor custom datatypes en user-defined SRAM-gebaseerde micro-code voor applicatie-specifieke extensies – custom rasterizer-stages, ray tracing, machine learning en computer vision.

Deze core kan dienen als standalone graphics-microcontroller of een schaalbare shader-unit, ondersteunend zowel FPGA-native als ASIC-implementaties.

Waarom open-source graphics?

Huidige GPU's richten zich primair op high-end markten – gaming, HFT, vision en ML – wat een gat laat voor mainstream apparaten zoals kiosken, billboards, casino-gaming, speelgoed, robotica, wearables, industriële HMI, infotainment en automotive clusters. Een open, schaalbare graphics-core voor RISC-V zou multi-taal-burdens verminderen en innovatie over deze domeinen stimuleren.

Volgende stappen

De specificatie is vroeg en evoluerend. Het team plant een discussieforum te lanceren, een instruction-set simulator te bouwen en een FPGA-prototype te ontwikkelen met open-source IP. Benchmarks en demo's zijn in uitvoering. Geïnteresseerde ontwikkelaars moeten Atif Zafar contacteren om deel te nemen aan de inspanning.

In parallel streeft de Libre-RISC-V 3D GPU-initiatief naar het creëren van een hybride CPU/VPU/GPU SoC – geen dedicated GPU – wat een complete, Libre-gelicenseerde processor biedt voor een verscheidenheid aan embedded-toepassingen.

Industriecontext

Het GPU-ecosysteem omvat nu meer dan een dozijn grote spelers: Apple, Qualcomm, AMD, Nvidia, Arm, Intel, Think-Silicon, DMP, Jingjia Micro, VeriSilicon, Imagination Technologies en de opkomende RISC-V Graphics-community.

Potentiële use cases voor een gratis, flexibele GPU strekken zich uit na graphics, inclusief cryptocurrency-mining en andere compute-zware workloads.

Adoptie zal waarschijnlijk ten minste twee jaar duren. Xilinx, dat momenteel Arm's Mali in de Zynq-lijn integreert, en diverse Chinese leveranciers zijn plausibele vroege adopters.

► Dit artikel is oorspronkelijk gepubliceerd op onze zustersite, EE Times.

Voor meer embedded content, abonneer je op Embedded's wekelijkse e-mailnieuwsbrief.