ADC Code Error Rates Beheersen: Wat U Moet Weten

Naarmate high-speed analog-to-digital converters (ADCs) in sampling rate zijn toegenomen, zo is het probleem van code errors – ook wel sparkle codes genoemd – in de ADC's output data toegenomen. Een code error gedefinieerd als een fout in de output code van een ADC die een gedefinieerde drempel overschrijdt. De drempel wordt het meest algemeen gedefinieerd als het niveau waar een fout de verwachte amplitude van de ADC's ruis overschrijdt, zodat de fout gemakkelijk geïdentificeerd kan worden in de aanwezigheid van ruis.

Een andere manier om deze definitie van de foutdrempel te verklaren is dat de foutamplitude optreedt met een kans die de verwachte kans van die amplitude overschrijdt gegeven de ADC's aangenomen Gauss-verdeelde ruis. Fig. 1 toont een voorbeeld code error gevonden in de output samples van een ADC. De foutieve sample is duidelijk zichtbaar vergeleken met de ideale sine-golf fit en overschrijdt ver de ruis van de andere samples in de plot.

Fig. 1: Voorbeeld van een ADC output met een code error.

Een ADC's code error rate (CER), soms ook word error rate (WER) of metastabiliteitsfoutratio genoemd, gedefinieerd als het gemiddelde aantal fouten per sample en gemeten door het gemiddelde aantal samples tussen opeenvolgende fouten te tellen. Het wordt meestal gedefinieerd als een orde van grootte, zoals 10 ^–12 fouten/sample. De gemiddelde tijd tussen fouten hangt dus af van de sampling rate van de converter. De gemeten CER is nauwkeurig alleen wanneer de ADC draait op de sampling rate waar de CER gemeten is. In het algemeen kan het verlagen van de sampling rate de CER met orders van grootte verbeteren.

Laten we kijken waar code errors vandaan komen om te zien waarom sampling rate een grote factor is.

Wat laat een ADC vonken?
Een multi-step ADC-architectuur, zoals een pipelined flash ADC of een successive approximation register (SAR) ADC, converteert de gesamplede spanning naar digitale bits in stadia, en elk opeenvolgend stadium steunt op het resultaat van het vorige stadium. Overweeg een basale gepipelined flash high-speed ADC, zoals getoond in Fig. 2 . Deze vereenvoudigde ADC toont twee conversiestadia waarbij elk opeenvolgend stadium een digitale code produceert die de input-signaal fijner schat.

De werking van de getoonde ADC is als volgt:

• Het eerste stadium samplet de input-spanning en converteert het analoge input-signaal grof naar een digitale code met behulp van de eerste-stadium ADC. De flash ADC in dit stadium werkt door de gesamplede spanning te vergelijken tegen statische spanningsreferenties, gegenereerd vanuit de ADC's hoofdreferentiespanning (V _REF ), met behulp van high-speed comparators. De output van de flash comparators is een thermometer-gecodeerd digitaal sample dat de input-spanning vertegenwoordigt.

• De geconverteerde thermometer-code wordt dan direct naar de eerste-stadium DAC gestuurd. Deze DAC output de analoge spanning, die overeenkomt met het grof geconverteerde sample.

• Het aftrekken van de output van de eerste-stadium DAC van de oorspronkelijke input-spanning resulteert in de kwantiseringsfoutspanning of residue-spanning (V _RES ). Het residue wordt dan geamplifieerd en geresampled (gepipelined) voor het tweede stadium.

• De tweede-stadium ADC kwantiseert V _RES om een nauwkeurigere (hogere-resolutie) schatting van de oorspronkelijke analoge input-spanning te verkrijgen.

Fig. 2: Voorbeeld van een gepipelined flash ADC-architectuur blokdiagram.

Het V _RES creatieproces introduceert een high-speed besluslus. Binnen één sampling klokperiode moet de gesamplede spanning geconverteerd worden naar een digitale code door de eerste-stadium ADC. De digitale code moet uitgevoerd worden van de eerste-stadium DAC, afgetrokken van de oorspronkelijke input-spanning en geresampled door het tweede stadium. De high-speed besluslus introduceert code errors omdat de comparator in de flash ADC een settling-time heeft die een functie is van het verschil tussen de gesamplede spanning en V _REF .

Simpeler gezegd, een comparator neemt langer om te settelen wanneer de input-spanning (V _CAP1 ) dichtbij de referentiespanning (zoals 7 * V _REF /8) van de comparator is. Theoretisch, als V _CAP1 infinitesimaal dichtbij de comparator's referentiespanning is, zal de comparator nooit settelen omdat het in zijn lineaire regio zal opereren.

Ruis zal dit voorkomen, maar als de comparator te lang doet om te settelen, dan kan de eerste-stadium DAC de incorrecte digitale code gebruiken om de gekwantiseerde analoge spanning uit te voeren. Het resultaat is een V _RES die niet matcht met de eerste-stadium ADC's actual digitale output-code. De tweede-stadium ADC converteert dan de verkeerde V _RES , wat resulteert in een code error.

Wat beïnvloedt CER?
U zou nu voldoende detail moeten hebben om een paar conclusies te trekken over wat de CER beïnvloedt. De CER hangt duidelijk af van de sampling rate. Een snellere sampling rate vermindert de tijd waarin de besluslus een beslissing moet maken. Minder tijd om een beslissing te nemen resulteert in exponentiële toenames in de kans dat de comparator niet op tijd gesetteld is.

–Matt Guibord is een systems engineer in high-speed converters bij Texas Instruments.