Power‑up fase‑determinisme: Multichip‑synchronisatie in high‑speed ADC/DAC‑platforms benutten

De integratie van meerdere digitale signaalverwerkingsblokken, wideband DAC's en ADC's in een enkele monolithische chip maakt nu het off‑loaden van stroomhongrige FPGA‑bronnen mogelijk. Dit resulteert in kleinere, lager‑vermogen platforms die hogere kanaaltellingen en sample‑rates ondersteunen dan ooit. Cruciaal is dat deze geavanceerde IC's multichip‑synchronisatie (MCS) algoritmes incorporeren die een deterministische fase over alle kanalen bij power‑up bieden, wat de noodzaak voor complexe systeem‑niveau calibratie om front‑end netwerken uit te lijnen, elimineert.

Hoog‑niveau systeem blokdiagram

klik voor afbeelding in volledige grootte

Figuur 1. Hoog‑niveau blokdiagram van het systeem gebruikt om MCS en multichannel calibratie‑algoritmes te demonstreren. (Bron: Analog Devices)

Subarray‑klokboomstructuur

De klokboom is gebouwd rond een enkele 500 MHz referentie die vier PLL‑synthesizers en een referentie‑gelockte buffer voedt die de systeem‑referentiesignalen (SYSREFs) en baseband processor (BBP) klokken genereert. Deze architectuur biedt drie belangrijke voordelen:

• Individuele kanaal SYSREF‑vertragingen corrigeren trace‑lengtemismatches tussen IC's.
• Per‑PLL fase‑aanpassing synchroniseert alle digitizer‑klokken en compenseert voor thermische gradiënten.
• Gebruiker‑gedefinieerde SYSREF‑vertragingen voldoen aan de setup‑en‑hold‑vereisten van elke digitizer.

De buffer‑IC's analoge fine‑delay taps stellen de SYSREF‑puls in staat alle IC's binnen dezelfde sample‑klokcyclus te bereiken, wat een single‑phase referentie biedt die in software of hardware gecorrigeerd kan worden.

Digitaal interface met Baseband Processor

Elke digitizer vestigt een JESD204B of JESD204C link met de BBP. De link‑parameters – aantal lanes (L), converter‑resolutie (N'), en virtuele converters (M) – bepalen de databandbreedte. In deze studie gebruiken de DAC‑links M = 16, N' = 16, L = 4, terwijl de ADC‑links M = 8, N' = 16, L = 2 gebruiken. Met een 250 MSPS I/Q data‑rate is de lane‑rate 16,5 Gbps voor zowel ADC als DAC‑zijden, berekend als volgt:

en voor JESD204B:

De links opereren in JESD204C Subclass 1, wat SYSREF gebruikt om de lokale uitgebreide multiblok‑teller (LEMC) uit te lijnen. De LEMC loopt op 7,8125 MSPS (F = 8 octets per frame, K = 32 frames per multiframe). Deterministische fase over willekeurige RF‑frequenties vereist dat de LEMC‑snelheid constant blijft, zelfs als de systeemtemperatuur verandert.

Multichip‑synchronisatiemethode

De geïntegreerde ADC/DAC IC's bieden MCS‑circuitry die deterministische fase op alle transmit‑ en receive‑RF‑kanalen garandeert, zelfs wanneer de DUC/DDC DSP‑blokken actief zijn. Tijdens fabriekscalibratie wordt een lookup‑table (LUT) gevuld zodat elke power‑up dezelfde fase‑uitlijning bereikt, ongeacht RF‑frequentie, thermische drift, of systeem‑reset.

Figuur 2 illustreert de twee‑staps MCS‑workflow:

klik voor afbeelding in volledige grootte

Figuur 2. MCS‑workflow lijnt zowel data‑lanes als interne NCO's uit over de gehele subarray. (Bron: Analog Devices)

Het algoritme is opgesplitst in:

• One‑shot sync – lijnt de JESD‑data‑lanes van alle digitizers uit door de SYSREF‑ en LEMC‑grenzen te synchroniseren.
• NCO master‑slave sync – lijnt alle interne NCO's uit door een GPIO‑gebaseerde trigger via de BBP te routeren.

Tijdens one‑shot sync definieert de gebruiker de JESD‑parameters en configureert optionele SYSREF‑gemiddeling. Het systeem geeft dan een gelijktijdige SYSREF‑puls aan alle IC's. De resulterende SYSREF‑LEMC‑faseregister wordt gepolt; een nulwaarde bevestigt uitlijning. Vervolgens wijst de master‑slave sync één IC toe als master; zijn GPIO0‑uitgang stuurt de GPIO0‑ingangen van de overige IC's. Triggeren op de LEMC‑stijgende flank reset de NCO's van elke slave, wat ze vastkoppelt aan de master‑fase.

klik voor afbeelding in volledige grootte

Figuur 3. SYSREF‑signalen enable one‑shot sync; GPIO‑signalen enable NCO master‑slave sync, deterministische fase bereikend. (Bron: Analog Devices)

Na beide stappen tonen de receive DDC's en transmit DUC's herhaalbare fase‑offsets over 100 power‑cycles, zelfs onder een statische thermische gradiënt. Figuur 4 toont de gekalibreerde fase‑offsets dicht gebundeld voor elk kanaal, wat deterministisch gedrag bevestigt voor alle acht DDC's en acht DUC's.

klik voor afbeelding in volledige grootte

Figuur 4. Receive fine DDC's (links) en transmit fine DUC's (rechts) blijven uitgelijnd na herhaalde power‑cycles. (Bron: Analog Devices)

Wanneer het MCS‑algoritme bij boot‑up uitgevoerd wordt, wordt deterministische fase vastgelegd zolang de PLL‑synthesizers hun fase‑relatie met de SYSREF‑signalen behouden. Om thermische‑drift‑geïnduceerde PLL‑fase‑veranderingen te compenseren, incorporeert het platform PLL‑synthesizer fase‑aanpassingen die de uitlijning behouden.

In de volgende aflevering zullen we PLL‑fase‑aanpassingen in detail verkennen, schaalbaarheid naar meerdere subarrays onderzoeken, en systeem‑niveau calibratie‑algoritmes presenteren die bouwen op deze deterministische fundering.

Referenties

1. Del Jones, "JESD204C Primer: What's New and in It for You—Part 1." Analog Dialogue, vol. 53, no. 2, juni 2019.

2. Del Jones, "JESD204C Primer: What's New and in It for You—Part 2." Analog Dialogue, vol. 53, no. 3, juli 2019.