Wafer-Level Chip-Scale Packaging: Essentieel voor Next-Gen Wearable SRAMs

Tijdens een recente discussie over wearable-technologie, merkte Ralph Osterhout, CEO van The Osterhout Design Group, op: "Wat niet zal werken is een klonterig apparaat dat mensen van hun omgeving afhoudt. Als je praat over iets dat je doet lijken op een hamershaai met draden? Dan, nee. Het gaat niet werken." (bron)

Om board-footprints laag te houden, bewegen microcontrollers continu naar kleinere procesknopen terwijl ze meer geavanceerde functionaliteit toevoegen. Deze shift onvermijdelijk verhoogt de behoefte aan groter on-chip cache-geheugen. Toch maakt elk nieuwe knooppunt het integreren van additionele embedded SRAM moeilijker door hogere soft-error rates, lagere yields en verhoogd stroomverbruik. Klanten eisen ook hoogst aangepaste SRAM-opties, wat het voor MCU-leveranciers onpraktisch maakt om elke mogelijke cache-grootte op voorraad te hebben. Gevolgelijk kiezen veel ontwerpers ervoor om de cache op een externe SRAM-chip te plaatsen.

Maar een externe SRAM brengt zijn eigen ruimtepenalty mee. Met een zes-transistor cell-layout, laat het verkleinen van de SRAM-die naar een nieuwere knooppunt nog steeds een klonterig pakket over, en de betrouwbaarheids- en stroomproblemen die embedded SRAMs beïnvloeden, duiken weer op.

Eén oplossing is het combineren van de SRAM-die met de MCU-die in een multi-chip package (MCP) of 3-D system-in-package (SiP). Hoewel deze benadering de totale board-oppervlakte kan reduceren, vereist het significaat kapitaalinvestering en beperkt het post-productie flexibiliteit. Het vervangen van een enkele die in een SiP vereist herkwalificatie van het hele pakket, wat kostbaar en tijdrovend is.

Is er een manier om de SRAM extern te houden maar de pakketgrootte drastisch te verkleinen? Het antwoord ligt in het minimaliseren van de die-tot-pakket oppervlakteverhouding.

De meest geavanceerde methode vandaag is wafer-level chip-scale packaging (WLCSP). WLCSP assembleert elke die direct na dicing in een pakket, wat bonddraden of interposers elimineert. Door ontwerp neemt een chip-scale pakket niet meer dan 20% groter oppervlakte dan de die in beslag, en moderne processen kunnen slechts een dunne laag bump-materiaal toevoegen, wat de footprint praktisch onveranderd houdt.

Afbeelding. WLCSP, ontwikkeld bij Deca Technologies, behoudt de die-oppervlakte terwijl het high-density packaging mogelijk maakt. (Bron: Deca Technologies/Cypress Semiconductor)

Vergeleken met een bare die, biedt een CSP verschillende voordelen: eenvoudigere testing en handling, lagere assemblage-kosten, en superieure thermische geleiding. Bovendien, wanneer de die geproduceerd wordt in een nieuwer procesknooppunt, kan de CSP-hulsel onveranderd blijven, wat straightforward upgrades mogelijk maakt zonder het pakket te herontwerpen.

Voor wearable en IoT-toepassingen is de volumebesparing indrukwekkend. Een typische 48-ball BGA SRAM van vandaag meet 8 mm × 6 mm × 1 mm (48 mm³). In een WLCSP-pakket past dezelfde die in 3,7 mm × 3,8 mm × 0,5 mm, een reductie van ruwweg 85% in volume. Deze krimp vertaalt zich direct in kleinere PCBs en dunner eindproducten.

Gevolgelijk groeit de vraag naar WLCSP-gebaseerde SRAMs verder dan wearables naar bredere IoT-ecosystemen. Ontwerpers die deze voordelen willen benutten, kunnen bronnen raadplegen zoals "Getting Started with Chip-Scale Packages" voor best practices.