De optimalisatie van spacer-engineering voor condensatorloze DRAM op basis van de Dual-Gate Tunneling Transistor

Resultaten en discussie

Bedieningsmechanisme

In DGTFET DRAM worden de schrijf- en leesbewerkingen bestuurd door BTBT op respectievelijk de afvoer- en brontunneling-juncties. Afbeelding 2 toont de energiebanden tijdens de verschillende bewerkingen. Zoals getoond in Fig. 2a, plaatst de Gate2 met een negatieve bias tijdens het schrijven van "1" de energieband van het kanaal onder Gate2 aanzienlijk, zodat een extreem kleine tunnelbarrière wordt gecreëerd aan de afvoerzijde. De elektronen tunnelen dus naar de afvoerzijde en de gaten worden verzameld in de diepe potentiaalput (1,2 V), zoals weergegeven in figuur 3a. Tijdens het schrijven van "0" zorgt de Gate2 met een positieve bias ervoor dat de gaten uit deze potentiaalput verdrijven en opnieuw worden gecombineerd aan de afvoerzijde [29]. Figuur 2b, c toont de energiebanden na respectievelijk het lezen van "1" en "0". Figuur 2b illustreert dat er een kanaalbarrière is tussen de Gate1 en Gate2, maar deze bestaat niet aan de onderkant van het kanaal. Bovendien is de tunnelafstand aan de bronzijde kleiner aan de bovenkant van het kanaal. Dit toont aan dat een hellend geleidingspad (van frontinterface voor Gate1 naar achterinterface voor Gate2) wordt gevormd tijdens het lezen "1", wat ook kan worden aangetoond door de stroomdichtheid van figuur 2d. Tijdens de uitlezing "0" is de voor de hand liggende kanaalbarrière te vinden in Fig. 2c, die de leesstroom "0" beperkt. De inzet van figuur 2d laat zien dat elektronen die vanuit het brongebied tunnelen, deze kanaalbarrière niet kunnen passeren om de stroom met hogere aflezing "0" te vormen.

Energiebanden van bron tot afvoer. een Energiebanden na het schrijven van "1" met negatieve Gate2-bias en na het schrijven van "0" met positieve Gate2-bias. b Energiebanden aan de boven- en onderkant van het kanaal na het lezen van "1". c Energiebanden aan de boven- en onderkant van het kanaal na het lezen van "0". d Totale stroomdichtheid na het lezen van "1"

een Potentiële en gatenconcentratie op het oppervlak van het kanaal na het schrijven van "1". b Tijdelijke respons van afvoerstroom voor DGTFET DRAM gebruikt in tabel 1

Een goede programmeerconditie is belangrijk voor DGTFET DRAM. Bij Gate2 moet een grotere negatieve bias worden toegepast, zodat de verzadigde BTBT wordt geïnduceerd tijdens het schrijven van "1". Tijdens het vasthouden van "1" wordt een kleine negatieve bias toegepast bij Gate2 om gaten in de potentiaalbron lange tijd vast te houden. Voor leesbewerkingen versterkt de hogere Gate1-bias de BTBT tijdens het lezen van "1", maar wat nadelig is voor het lezen van "0" -stroom. De Gate2 met de juiste bias kan niet alleen de leesstroom "1" verbeteren, maar kan ook de leesstroom "0" verzwakken. Door de geoptimaliseerde programmeerconditie in tabel 1 toe te passen, wordt de tijdelijke respons van DGTFET DRAM met de standaardparameters getoond in figuur 3b. De schrijf- en lees- en houdtijden zijn respectievelijk ingesteld op 50 ns en 100 ns. De verkregen stroomverhouding van het lezen van "1" tot het lezen van "0" is ongeveer 10 ⁴ , wat hetzelfde is als die in [17, 19, 20].

Impact van spacer-diëlektrica

In DGTFET DRAM zal het gebruik van low-k of high-k diëlektrica in drie spacers (S_Spacer, G_Spacer en D_Spacer) de prestaties beïnvloeden. In dit ontwerp kiezen de low-k en high-k diëlektrica voor de SiO₂ en HfO₂ , respectievelijk. Als elke spacer SiO₂ . gebruikt of HfO₂ , zullen er in totaal acht combinaties van spacer-engineering zijn. Voor een uitgebreidere analyse, de prestatie-eigenschappen van DGTFET DRAM met elke combinatie, inclusief het lezen van "1" (I ₁ ) en “0” (I ₀ ) stromen en stroomverhouding (I ₁ / Ik ₀ ), worden geëxtraheerd uit de tijdelijke reacties, zoals weergegeven in tabel 2. Om de RT te beoordelen, worden deze parameters ook geëxtraheerd wanneer de houdtijd wordt verhoogd tot 2 s, wat in de volgende secties zal worden besproken. In tabel 2 vertegenwoordigen de letters "S" en "H" SiO₂ en HfO₂ , en drie letters van elke afkorting vertegenwoordigen respectievelijk S_Spacer, G_Spacer en D_Spacer.

Uit tabel 2 kan de optimale spacer-engineering worden gekozen. De ik ₁ zijn ongeveer 10 ⁻⁷ A/μm en 10 ⁻⁹ A/μm wanneer de SiO₂ en HfO₂ worden respectievelijk gebruikt in S_Spacer. Wanneer de D_Spacer de HfO₂ . toepast , de ik ₀ is laag tot ongeveer 10 ⁻¹⁴ A/μm. Daarom is de optimale spacerconfiguratie van DGTFET DRAM dat diëlektrica met lage k en hoge k moeten worden gebruikt aan de bron- en afvoerzijde. De specifieke redenen zullen in de volgende paragrafen systematisch worden geanalyseerd.

Invloeden van S_Spacer-diëlektricum

Om de invloeden van S_Spacer te analyseren, worden de tijdelijke reacties van afvoerstromen voor H/S/S en S/S/S vergeleken in Fig. 4. Het kan worden waargenomen dat de aflezing "1" stroom met ongeveer twee is verbeterd ordes van grootte wanneer de SiO₂ wordt gekozen als het S_Spacer-diëlektricum.

Tijdelijke reacties van afvoerstromen voor H/S/S en S/S/S uitgevoerd in tabel 1

Figuur 5 toont de potentiële contouren van S/S/S en H/S/S. Bij de brontunnelovergang is het oppervlaktedepletiegebied van H/S/S duidelijk verlengd in vergelijking met dat van S/S/S, zoals getoond in de cirkel in Fig. 5. Het uitgebreide oppervlaktedepletiegebied vergroot de tunnelingbarrièrebreedte. Afbeelding 6a toont de energiebanden na het lezen van "1". Zoals te zien is in het lokale vergrote gebied van deze figuur, is de tunnelafstand (zie de pijlen) van H/S/S duidelijk groter dan die van de S/S/S, wat wordt veroorzaakt door het uitgebreide oppervlaktedepletiegebied. Bovendien, na het lezen van "1", wordt het elektrische veld bovenaan de brontunnelverbinding weergegeven in Fig. 6b. Er kan worden vastgesteld dat het elektrische randveld van H/S/S groter is dan dat van S/S/S, wat de belangrijkste reden is voor de uitbreiding van het oppervlaktedepletiegebied. Kortom, S_Spacer met hoge k (HfO₂ ) diëlektricum genereert het grotere elektrische randveld zodat het oppervlaktedepletiegebied bij de brontunnelingovergang wordt verlengd, wat de tunnelafstand van elektronen vergroot en de leesstroom "1" verlaagt. Verder blijkt uit figuur 6b dat het maximale elektrische veld van S/S/S groter is dan dat van H/S/S. De exponentiële relatie tussen BTBT-snelheid en elektrisch veld maakt de tunnelstroom van S/S/S veel groter dan die van H/S/S [30]. Daarom is de S_Spacer met het low-k diëlektricum (SiO₂ ) is gunstig voor de aflezing "1" stroom.

Potentiële contouren van de S/S/S (links) en H/S/S (rechts) na het lezen van "1"

een Energieband van bron tot afvoer en b elektrisch veld aan de bovenkant van de brontunneling junction

In figuur 6a brengt het S_Spacer-diëlektricum ook de impact op de energieband van het kanaalgebied. In figuur 6b is het elektrische veld van S/S/S groter in het kanaalgebied, dus het kanaalpotentiaal is kleiner dan dat van H/S/S. Als gevolg hiervan is het hogere energieniveau te vinden in S/S/S. Maar dit kan geen effecten hebben op de tunnelbarrière en het lezen van "1" stroom.

Invloeden van D_Spacer-diëlektricum

Vervolgens wordt in dit artikel ook de D_Spacer onderzocht. De constante S_Spacer en G_Spacer behouden (SiO₂ wordt gebruikt in deze twee Spacers), worden de verschillende transiënte afvoerstromen veroorzaakt door de verschillende D_Spacer-diëlektrica geïllustreerd in Fig. 7. Afgezien van het lezen van "1" en schrijven van "0", zijn de andere bewerkingen duidelijk afhankelijk van D_Spacer-diëlektricum. Dit komt omdat die D_Spacer ver verwijderd is van het geleidingspad "1" (onderkant van het kanaal onder de Gate2). Uit het vorige bedieningsmechanisme kan worden geleerd dat schrijf- en vasthoudbewerkingen worden geregeld door Gate2, dus het D_Spacer-diëlektricum kan deze twee bewerkingen beïnvloeden.

Tijdelijke reacties van afvoerstromen voor S/S/H en S/S/S uitgevoerd in tabel 1

Tijdens het vasthouden worden de gaten die zijn verzameld tijdens het schrijven van "1" uit de potentiaalput verwijderd en opnieuw gecombineerd aan de afvoerzijde. Dus de houdstroom "1" komt voornamelijk van de SRH-recombinatiestroom. Vanwege de sterkere beheersbaarheid van Gate2 over het kanaal in S/S/S, heeft S/S/S de grotere recombinatiesnelheid en houdt "1" stroom vast. Maar het is veel minder dan de BTBT-stroom tijdens het lezen van "1", dus de hogere houdstroom "1" kan niet worden weerspiegeld in het lezen van "1" stroom.

Tijdens het schrijven van "1" beïnvloedt het D_Spacer-diëlektricum de potentiaalputdiepte aanzienlijk. De potentiaalcontour in Fig. 8a laat zien dat D_Spacer met HfO₂ diëlektricum creëert een diepere potentiaalbron. Het houdt in dat de effectieve BTBT tussen de afvoer en het kanaal wordt uitgebreid tot in het diepere kanaalgebied. Daarom is de schrijfstroom "1" van S/S/H hoger dan die van S/S/S. Tijdens het vasthouden van "0", hoewel een kleine negatieve bias (-0,2 V) wordt toegepast bij Gate2, kan het ook de energieband van het kanaal onder Gate2 opzetten, wat de BTBT aan de afvoerzijde induceert. Door de vorige analyse kan worden geleerd dat D_Spacer met SiO₂ diëlektricum verbetert de BTBT bij de afvoertunnelverbinding tijdens het vasthouden van "0", wat kan worden aangetoond door de hogere gatenconcentratie voor S / S / S, zoals weergegeven in Fig. 8b. Daarom is de D_Spacer met SiO₂ diëlektrische resultaten in de hogere houdstroom "0".

een Potentiële contour na het schrijven van "1". b Gatenconcentratie na vasthouden van “0”

Tijdens het lezen van "0", omdat de kanaalbarrière tussen de Gate1 en Gate2 voorkomt dat de elektronen naar de afvoerzijde stromen, wordt het verschil bij het lezen van "0"-stroom voor S/S/H en S/S/S voornamelijk veroorzaakt door de recombinatiestroom . Hoe meer gaten er worden verzameld tijdens het vasthouden van "0" voor S/S/S, dus de dalende energieband maakt de recombinatiesnelheid van S/S/S groter dan die van S/H/S tijdens het lezen van "0", zoals weergegeven in Fig. 9. Als gevolg hiervan, wanneer de D_Spacer met SiO₂ , moet de hogere leesstroom "0" worden toegeschreven aan de hogere recombinatiestroom, die wordt veroorzaakt door de meer geaccumuleerde gaten tijdens het vasthouden van "0".

Recombinatiesnelheid van a S/S/S en b S/S/H na het lezen van "0"

Samenvattend, de optimale spacer-engineering voor DGTFET DRAM is dat de spacers aan de bron- en afvoerzijde respectievelijk de low-k en high-k diëlektrica moeten toepassen. Uit Tabel 2 blijkt dat G_Spacer geen invloed heeft op DGTFET DRAM wanneer de andere afstandhouders ongewijzigd blijven. Dit komt omdat BTBT's die de schrijf- en leesbewerkingen domineren, vrij zijn van de invloed van G_Spacer.

Bewaartijd

Zoals eerder is uitgelegd, verslechteren de recombinatie en generatie van het gat tijdens het vasthouden van "1" en "0" respectievelijk de toestand "1" en "0". Dientengevolge is het noodzakelijk om de prestatievermindering van DGTFET DRAM bij een langere bewaartijd te bestuderen. In Tabel 2, de I ₁ en ik ₀ sterk achteruitgaan met het toenemen van de houdtijd. Op alle apparaten, I ₁ /Ik ₀ is nog steeds groter dan 10 ⁴ voor apparaat met optimale spacer-engineering (S/S/H en S/H/H) wanneer de houdtijd stijgt tot 2 s.

Over het algemeen is de houdtijd die nodig is om de maximale waarnemingsmarge te verkleinen (verschil tussen I ₁ en ik ₀ ) met 50% wordt beoordeeld als RT. In dit ontwerp wordt een striktere RT gedefinieerd als de maximale houdtijd wanneer de I ₁ /Ik ₀ is hoger dan 10 ³ . Afbeelding 10 toont de variatie van de leesstroom met de houdtijd voor S/S/H en S/H/H. Er kan worden vastgesteld dat de stroomverhouding van S/H/S en S/H/H zo hoog is als 10 ³ wanneer de houdtijd oploopt tot 10 s. Als gevolg hiervan kan de RT van DGTFET DRAM met optimale spacer-engineering oplopen tot 10 s. Dit is veel hoger dan de doelwaarde van 64 ms. Tabel 3 vergelijkt de prestatie-eigenschappen in dit werk met die in [17,18,19,20]. In [19, 20] is de huidige verhouding slechts 10 ² , en de RT is veel kleiner dan 10 s. Bovendien is de aflezing "0" stroom in dit werk twee ordes van grootte lager dan die in [19, 20]. De experimentresultaten over FD-SOI TFET DRAM laten ook zien dat hun aflezing "0" stroom en RT inferieur zijn dan die in dit werk. Deze superieure prestatie toont aan dat DGTFET een vervanging is voor DRAM met laag vermogen. De optimalisatie van spacer-engineering zorgt ervoor dat de DGTFET DRAM een lage "0"-stroom en een hoge RT verkrijgt, wat nuttig is voor de vermindering van het statische en dynamische stroomverbruik.

Variatie van de leesstroom met de houdtijd voor S/S/H en S/H/H

Schaalbaarheid van DGTFET DRAM

Hoewel de DGTFET DRAM het probleem van geheugenceldichtheid oplost vanwege de eliminatie van condensator met de grote omvang, is het noodzakelijk om de schaalbaarheid ervan te bestuderen. Het doel van schaalbaarheid is om de RT hoger te houden dan 2 s. Tabel 4 extraheert de prestatie-eigenschappen van S/S/H met de afname van L _g1 , L _g2 , en L _kloof . In Tabel 4 vertegenwoordigen de drie cijfers van elke afkorting L _g1 , L _kloof , en L _g2 .

Uit Tabel 4 kan worden afgeleid dat I ₁ neemt extreem af wanneer de L_g1 reduceert tot 100 nm van 200 nm. De schaal van L_g1 voorbij 100 nm vernauwt de n-type-geïnduceerde barrière, wat resulteert in een verminderde beheersbaarheid van de poort en een verslechterd I ₁ . De ik ₀ neemt aanzienlijk toe met het afnemen van L _g1 en L _g2 . De reductie van L _g2 verkleint de kanaalbarrièrebreedte tussen Gate1 en Gate2, waardoor een deel van de elektronen de barrière passeert om het hogere I te vormen ₀ . Bovendien is het continu verkleinen van L _g1 verzwakt het vermogen van Gate1 om de tunneling-elektronen op het oppervlak van het kanaal te beperken tijdens het lezen van "0". In Tabel 4 is de L _kloof heeft geen duidelijke invloed op de I ₁ , maar de ik ₀ neemt licht toe met het afnemen van de L _kloof . L . verkleinen _kloof onder de 20 nm maakt een hogere tunneling naar Gate2 mogelijk, waardoor toestand "0" wordt verslechterd, waardoor de retentietijd wordt verkort.

Om ervoor te zorgen dat de I ₁ /Ik ₀ en bewaartijd zijn groter dan 10 ² en 2 s, respectievelijk de minimale L _g1 , L _g2 , en L _kloof worden respectievelijk beschouwd als 200, 150 en 20 nm. Deze minimale apparaatgrootte is iets kleiner dan die in [17,18,19,20], zoals weergegeven in Tabel 3. De minimale grootte van DGTFET DRAM is echter nog steeds groter dan die van 20 nm/18 nm node 1T1C DRAM [31 ], wat de inherente tekortkoming is van DGTFET DRAM. Maar de voordelen van condensatorloos, laag vermogen en hoge RT kunnen niet worden genegeerd met behulp van optimalisatie van spacer-engineering. In de toekomst zal het verminderen van de omvang van DGTFET DRAM tot meer dan 100 nm de focus van ons werk zijn.