De noodzaak van chipschaalverpakking op waferniveau in SRAM's

Terwijl hij sprak over de toekomst van draagbare technologie, maakte Ralph Osterhout (CEO, The Osterhout Design group) een scherpe en relevante observatie:“Wat niet zal werken, is een omvangrijk apparaat dat mensen op afstand houdt van hun omgeving. Als je het over iets hebt waardoor je eruitziet als een hamerhaai met draden? Dan niet. Het gaat niet werken." ( bron ) Dit geeft duidelijk de toekomstige koers van innovatie in draagbare technologie aan. Het is duidelijk dat om succesvol te zijn, een draagbaar elektronisch item klein moet zijn met behoud van prestaties.

Om de voetafdruk en bijgevolg de totale bordruimte te verkleinen, migreren microcontrollers elke volgende generatie naar kleinere procesknooppunten. Tegelijkertijd evolueren ze om complexere en krachtigere operaties uit te voeren. De noodzaak om het cachegeheugen uit te breiden, wordt onvermijdelijk naarmate bewerkingen complexer worden. Helaas wordt met elk nieuw procesknooppunt het vergroten van de embedded cache (embedded SRAM) om meerdere redenen een uitdaging, waaronder een hogere SER, een lager rendement en een hoger stroomverbruik. Daarnaast hebben klanten ook aangepaste SRAM-vereisten. Als een MCU-maker alle mogelijke cachegroottes wil bieden, moet hij een portfolio hebben dat te groot is om beheersbaar te zijn. Dit stimuleert de noodzaak om de ingebouwde SRAM op de controller-chip te beperken en in plaats daarvan via een externe SRAM te cachen.

Het gebruik van een externe SRAM daagt echter het proces van miniaturisatie uit, aangezien externe SRAM's aanzienlijke bordruimte innemen. Vanwege de zes-transistorstructuur zal het verkleinen van een externe SRAM-grootte door deze te migreren naar kleinere procesknooppunten dezelfde problemen veroorzaken die het verkleinen van ingebedde SRAM's teisteren.

Dit brengt ons bij het volgende alternatief voor dit eeuwenoude probleem:verklein de verhouding tussen chippakket en die grootte in de externe SRAM. Meestal is de grootte van een verpakte SRAM-chip vele malen (tot 10x) de grootte van de dobbelsteen. Een veelvoorkomende manier om het probleem aan te pakken, is om helemaal geen verpakte SRAM-chip te gebruiken. In plaats daarvan is het logisch om de SRAM-dobbelsteen te nemen (1/10 ^de de grootte van een SRAM-chip) en verpak deze samen met de MCU-matrijs met behulp van geavanceerde multi-chipverpakking (MCP) of 3D-verpakkingstechnieken (ook bekend als SiP of System-in-Package). Deze methode vereist echter aanzienlijke investeringen en is alleen haalbaar voor de grootste fabrikanten. Vanuit een ontwerpstandpunt vermindert het ook de flexibiliteit, aangezien de componenten in een SiP niet gemakkelijk vervangbaar zijn. Als er bijvoorbeeld een nieuwe technologie SRAM beschikbaar is, kunnen we de SRAM-matrijs in de SiP niet gemakkelijk vervangen. Om een ​​matrijs in het pakket te vervangen, zou de hele SiP opnieuw moeten worden gekwalificeerd. Herkwalificatie vereist herinvestering en extra tijd.

Dus is er een manier om ruimte aan boord te besparen, terwijl de SRAM uit de MCU wordt gehouden en niet in de problemen van MCP terechtkomt? Als we teruggaan naar de verhouding van de matrijs tot de chipgrootte, zien we ruimte voor aanzienlijke verbetering. Waarom niet controleren of er een pakket kan zijn dat dichter bij de dobbelsteen kan blijven? Met andere woorden, als u het pakket niet kunt verwijderen, verklein dan in plaats daarvan de maatverhouding.

De meest geavanceerde benadering is momenteel om de grootte van de verpakte matrijs te verkleinen door gebruik te maken van WLCSP (wafer level chip scale packaging). WLCSP verwijst naar de technologie van het samenstellen van individuele eenheden in verpakkingen nadat ze van een wafel zijn gesneden. Het apparaat is in wezen een matrijs met een matrixpatroon van stoten of ballen zonder gebruik te maken van verbindingsdraden of tussenliggende verbindingen. Volgens specificatie heeft een onderdeel van een chipschaalverpakking een oppervlak dat maximaal 20% groter is dan de matrijs. Tegenwoordig heeft het proces een innovatieniveau bereikt waarbij fabricagefabrieken CSP-apparaten produceren zonder het oppervlak van de matrijs te vergroten (alleen de dikte iets groter om op de hobbels/ballen te passen).

Figuur. Wafer level chip scale packaging (WLCSP) biedt de meest geavanceerde benadering voor het verkleinen van de verpakte matrijsgrootte. De hier getoonde WLCSP is ontwikkeld bij Deca Technologies en vergroot niet het oppervlak van de matrijs waaruit deze bestaat. (Bron:Deca Technologies/Cypress Semiconductor)

CSP heeft bepaalde voordelen ten opzichte van de kale matrijs. CSP-apparaten zijn gemakkelijker te testen, te hanteren, te assembleren en opnieuw te formuleren. Ze hebben ook verbeterde thermische geleidingseigenschappen. En wanneer dies verschuiven naar nieuwere procesknooppunten, kan de grootte van de CSP worden gestandaardiseerd terwijl dies krimpen. Dit zorgt ervoor dat een CSP-onderdeel kan worden vervangen door een CSP-onderdeel van een nieuwere generatie zonder de complicaties die gepaard gaan met het vervangen van een matrijs.

Het is vrij duidelijk dat deze ruimtebesparing aanzienlijk is als het gaat om de eisen van wearables en draagbare elektronica. Een BGA met 48 ballen die tegenwoordig door herinneringen in veel draagbare apparaten wordt gebruikt, heeft bijvoorbeeld de afmetingen 8 mm x 6 mm x 1 mm (48 mm ³ ). Ter vergelijking:hetzelfde onderdeel in een pakket van het CSP-type heeft de afmetingen 3,7 mm x 3,8 mm x 0,5 mm (7 mm ³ ). Met andere woorden, het is mogelijk om het volume met 85% te verminderen. Deze besparing kan worden gebruikt om het PCB-oppervlak en de dikte van het draagbare apparaat te verkleinen. Om deze reden is er een hernieuwde vraag naar WLCSP-gebaseerde apparaten die verder gaan dan alleen SRAM van draagbare en IoT-fabrikanten (Internet of Things). Voor meer informatie over ontwerpen met WLCSP kunnen ontwerpers verwijzen naar Aan de slag met chipweegschaalpakketten.