Asynchrone Reset Synchronisatie in ASICs en FPGA's Beheersen: Geavanceerde Technieken

Inleiding

Asynchrone resets zijn de eerste verdedigingslijn in VLSI-circuits, waarborgend dat alle synchrone logica start vanaf een bekende state na power-up. Wanneer de release van het reset-signaal niet zorgvuldig gecoördineerd is met de klokdomeinen, kunnen ontwerpers intermittente, moeilijk te traceren fouten tegenkomen – vooral in grote, multi-klok-domein ASICs of in FPGA's waar reset-signalen gerouteerd moeten worden naar miljoenen flip-flops.

Uitdagingen van Asynchrone Reset

Naast synchronisatie, vormt de schiere breedte van een asynchroon reset-netwerk een significant routing- en oppervlakte-uitdaging. Het probleem schaalt met het aantal klokdomeinen en de vereiste fan-out, wat oplossingen vereist die lijken op Clock Tree Synthesis (CTS) in termen van resource-allocatie.

Overzicht van de Serie

• Deel 1: Identificatie van synchronisatieproblemen en traditionele mitigatiebenaderingen.
• Deel 2 (dit artikel): Geavanceerde technieken voor snellere, betrouwbaardere reset-distributie in ASICs en FPGA's.
• Deel 3: Speciale-case oplossingen en praktische tips.

2. Asynchrone Reset Timing Convergentie Technieken

Grote ontwerpen met hoge-latentie reset-netwerken worstelen vaak met de korte klokcycli die vereist worden door moderne logica. Conventionele Static Timing Analysis (STA) optimalisatie kan onbetaalbaar worden of zelfs onhaalbaar. Twee bewezen technieken – reset pipelining en fan-out limiting – bieden een schaalbaar pad naar convergentie voor zowel ASIC als FPGA implementaties.

2.1. Asynchrone Reset Pipelining

De kernidee is om een single-cycle vertraging in reset-release in te ruilen voor een ontspannen timing budget. Door een additionele asynchronous-set flip-flop (P1) na elke synchroniser in te voegen, ontvangen de SET en D inputs hetzelfde active-high reset signaal (RSTO). Wanneer RSTO deasserts, worden de setup en hold constraints van de nieuwe stage vervuld alsof het een reguliere synchroon pad was.

klik voor grotere afbeelding

Figuur 6: Asynchrone reset met pipelining (Bron: vSync Circuits)

Functioneel gedraagt de pipeline zich als de standaard reset tree beschreven in Deel 1, met uitzondering van een single-cycle latentie op release. Deze extra latentie is meestal verwaarloosbaar omdat het slechts eenmaal per power-up voorkomt.

Design constraints spelen een cruciale rol. Terwijl synchroniser flip-flops beschermd moeten worden tegen duplicatie (om re-convergentie pad issues te vermijden besproken in Deel 1), wordt de P1 stage geconstraineerd door een MAX_FANOUT regel. Een fan-out van 8 is vaak voldoende voor de synchroniser output. Wanneer de P1 stage zijn fan-out limiet bereikt, dupliceert het synthesis tool de flip-flop automatisch, wat meerdere sub-netwerken creëert elk met lagere latentie, geïllustreerd in Figuur 6b.

Omdat de duplicatie automatisch afgehandeld wordt, schaalt de techniek naadloos mee als het ontwerp groeit of verandert. Als een enkele pipeline stage geen timing convergentie bereikt, kunnen additionele stages (P2 – PN) ingevoegd worden, elk geconstraineerd door zijn eigen MAX_FANOUT waarde.

Een illustratie van deze techniek in een echt ontwerp wordt getoond in Figuur 7. Hier werd de P1 stage – genaamd PORT6 – ongeveer 40 keer gedupliceerd door het synthesis tool om de fan-out constraint te voldoen. Elk sub-netwerk voldood aan de vereiste timing, wat de effectiviteit van de methode in grote, complexe ontwerpen bevestigt.

klik voor grotere afbeelding

Figuur 7: Voorbeeld van asynchrone reset pipelining (Bron: vSync Circuits)