Helling (integrerend) ADC

Tot nu toe hebben we alleen kunnen ontsnappen aan de enorme hoeveelheid componenten in de flash-converter door een DAC te gebruiken als onderdeel van onze ADC-circuits. Dit is echter niet onze enige optie. Het is mogelijk om het gebruik van een DAC te vermijden als we een analoog ramping-circuit en een digitale teller vervangen door nauwkeurige timing.

Het is het basisidee achter de zogenaamde single-slope , of integreren ADC. In plaats van een DAC met een oplopende uitgang te gebruiken, gebruiken we een op-amp-circuit dat een integrator wordt genoemd om een ​​zaagtandgolfvorm te genereren die vervolgens wordt vergeleken met de analoge ingang door een comparator.

De tijd die de zaagtandgolfvorm nodig heeft om het spanningsniveau van het ingangssignaal te overschrijden, wordt gemeten door middel van een digitale teller die wordt geklokt met een precies-frequente blokgolf (meestal van een kristaloscillator). Het basisschema wordt hier getoond:

Het hier getoonde IGFET-condensator-ontladende transistorschema is een beetje te vereenvoudigd. In werkelijkheid zou een vergrendelend circuit getimed met het kloksignaal hoogstwaarschijnlijk moeten worden aangesloten op de IGFET-poort om volledige ontlading van de condensator te garanderen wanneer de uitgang van de comparator hoog wordt.

Het basisidee is echter duidelijk in dit diagram. Wanneer de uitgang van de comparator laag is (ingangsspanning groter dan de uitgang van de integrator), mag de integrator de condensator lineair opladen. Ondertussen telt de teller op met een snelheid die is vastgelegd door de precisieklokfrequentie.

De tijd die de condensator nodig heeft om op te laden tot hetzelfde spanningsniveau als de ingang, hangt af van het ingangssignaalniveau en de combinatie van -V_ref , R en C. Wanneer de condensator dat spanningsniveau bereikt, wordt de uitgang van de comparator hoog, waardoor de uitgang van de teller in het schuifregister wordt geladen voor een definitieve uitgang.

De IGFET wordt "aan" geactiveerd door de hoge output van de comparator, waardoor de condensator weer wordt ontladen tot nul volt. Wanneer de uitgangsspanning van de integrator tot nul daalt, schakelt de uitgang van de comparator terug naar een lage toestand, waardoor de teller wordt gewist en de integrator de spanning weer kan verhogen.

Dit ADC-circuit gedraagt ​​zich net als de digitale ramp-ADC, behalve dat de referentiespanning van de comparator een vloeiende zaagtandgolfvorm is in plaats van een "stairstep:"

De ADC met enkele helling heeft alle nadelen van de digitale ramp-ADC, met als bijkomend nadeel kalibratiedrift . De nauwkeurige overeenkomst van de uitgang van deze ADC met zijn ingang is afhankelijk van de spanningshelling van de integrator die wordt afgestemd op de telsnelheid van de teller (de klokfrequentie).

Met de digitale ramp-ADC had de klokfrequentie geen effect op de nauwkeurigheid van de conversie, alleen op de updatetijd. Aangezien de integratiesnelheid en de tellingssnelheid in dit circuit onafhankelijk van elkaar zijn, is variatie tussen de twee onvermijdelijk naarmate het ouder wordt en zal dit leiden tot een verlies aan nauwkeurigheid.

Het enige goede ding om te zeggen over dit circuit is dat het het gebruik van een DAC vermijdt, wat de complexiteit van het circuit vermindert.

Dual-Slope Converter

Een antwoord op dit kalibratiedriftdilemma wordt gevonden in een ontwerpvariant genaamd de dual-slope omvormer. In de dual-slope-converter wordt een integratorcircuit in afwisselende cycli positief en negatief aangedreven om af te dalen en vervolgens weer omhoog te gaan, in plaats van aan het einde van elke cyclus op 0 volt te worden gezet.

In één hellingsrichting wordt de integrator aangedreven door het positieve analoge ingangssignaal (waardoor een negatieve, variabele snelheid van uitgangsspanningsverandering of uitgangshelling wordt geproduceerd ) gedurende een vaste hoeveelheid tijd, zoals gemeten door een teller met een nauwkeurige frequentieklok. Dan, in de andere richting, met een vaste referentiespanning (die een vaste snelheid van uitgangsspanningsverandering produceert) met tijd gemeten door dezelfde teller.

De teller stopt met tellen wanneer de uitgang van de integrator dezelfde spanning bereikt als toen hij het vaste-tijdgedeelte van de cyclus startte. De hoeveelheid tijd die de condensator van de integrator nodig heeft om terug te ontladen naar de oorspronkelijke uitgangsspanning, gemeten aan de hand van de waarde die door de teller wordt gegenereerd, wordt de digitale uitgang van het ADC-circuit.

De methode met dubbele helling kan analoog worden gezien in termen van een roterende veer zoals die wordt gebruikt in een mechanisch klokmechanisme. Stel je voor dat we een mechanisme zouden bouwen om de rotatiesnelheid van een as te meten.

De assnelheid is dus ons "invoersignaal" dat door dit apparaat moet worden gemeten. De meetcyclus begint met de veer in een ontspannen toestand.

De veer wordt dan gedurende een vaste tijd door de roterende as (ingangssignaal) gedraaid of "opgewikkeld". Dit plaatst de veer in een bepaalde hoeveelheid spanning die evenredig is met de assnelheid:een hogere assnelheid komt overeen met een hogere snelheid van opwinden en een grotere hoeveelheid veerspanning die gedurende die tijdsperiode is opgebouwd.

Daarna wordt de veer losgekoppeld van de as en laat men deze afwikkelen met een vaste snelheid, de tijd die nodig is om terug af te wikkelen naar een ontspannen toestand, gemeten door een timerapparaat. De hoeveelheid tijd het duurt voordat de veer zich met die vaste snelheid afwikkelt, is recht evenredig met de snelheid waarop het werd opgewonden (sterkte van het ingangssignaal) tijdens het vaste-tijdgedeelte van de cyclus.

Deze techniek van analoog-naar-digitaalconversie ontsnapt aan het kalibratiedriftprobleem van de ADC met enkele helling, omdat zowel de integratiecoëfficiënt (of "versterking") van de integrator als de snelheidssnelheid van de teller van kracht zijn tijdens het hele "opwinden" en "afwikkelen ” fietsdelen. Als de kloksnelheid van de teller plotseling zou toenemen, zou dit de vaste tijdsperiode verkorten waarin de integrator "opwindt" (resulterend in een lagere spanning die door de integrator wordt geaccumuleerd), maar het zou ook betekenen dat hij sneller zou tellen tijdens de periode van tijdstip waarop de integrator tegen een vast tarief mocht “afwikkelen”.

Het aandeel dat de teller sneller telt, zal dezelfde verhouding zijn als de geaccumuleerde spanning van de integrator wordt verminderd van vóór de verandering van de kloksnelheid. Dus de kloksnelheidsfout zou zichzelf opheffen en de digitale output zou precies zijn wat het zou moeten zijn.

Een ander belangrijk voordeel van deze methode is dat het ingangssignaal gemiddeld wordt als het de integrator aandrijft tijdens het vaste-tijdgedeelte van de cyclus. Alle veranderingen in het analoge signaal gedurende die periode hebben een cumulatief effect op de digitale uitgang aan het einde van die cyclus.

Andere ADC-strategieën "vangen" slechts het analoge signaalniveau op een enkel tijdstip elke cyclus. Als het analoge signaal "luidruchtig" is (bevat aanzienlijke niveaus van onechte spanningspieken/-dalingen), kan een van de andere ADC-convertertechnologieën af en toe een piek of daling omzetten, omdat het signaal herhaaldelijk op een bepaald moment wordt opgevangen.

Een dual-slope ADC, aan de andere kant, middelt alle pieken en dalen binnen de integratieperiode, waardoor een output wordt verkregen met een grotere ruisimmuniteit. Dual-slope ADC's worden gebruikt in toepassingen die een hoge nauwkeurigheid vereisen.

GERELATEERD WERKBLAD:

• Werkblad analoog-naar-digitaal conversie