Enhancement-Mode IGFETs

Enhancement-mode geïsoleerde-gate veld-effect transistoren (IGFETs) zijn de ruggengraat van hedendaagse CMOS-logica, RF-versterkers en power-elektronica. In tegenstelling tot depletion-mode toestellen, blijven ze niet-geleidend tot een positieve gate-bias ze inschakelt, wat superieure controle over lekkagestromen biedt en high-dichte integratie mogelijk maakt.

Basale Structuur en Werkking

• Gate Oxide: Dunne SiO₂ of high-k dielectrica die de gate-elektrode isoleert.
• Source/Drain: Zwaar gedopte n- of p-type regio's.
• Kanaal: Ongedopte silicium dat een geleidingspad vormt wanneer de gate-spanning de drempel overschrijdt.

Wanneer de gate-spanning de drempel (Vₜ) overschrijdt, vormt een inversielaag, wat de transistor 'aan' zet. De drainstroom volgt de klassieke MOSFET vergelijkingen:

I_D = (μC_ox/2)(W/L)(V_GS – Vₜ)² (lineaire regio) I_D = (μC_ox/2)(W/L)(V_GS – Vₜ)² (verzadiging)

waar μ de ladingsdrager mobiliteit is, C_ox de oxide capaciteit per eenheidsoppervlakte, en W/L de kanaal breedte-naar-lengte verhouding.

Typische Toepassingen

1. Digitale Logica: CMOS inverters, NAND/NOR poorten, SRAM cellen.
2. Analoge Front-Ends: RF transceivers, mixers, spanning-gecontroleerde oscillators.
3. Vermogensbeheer: Low-side en high-side schakelaars in DC-DC converters.

Belangrijke Ontwerp Overwegingen

• Drempelspanning Controle: Nauwe Vₜ spreiding is kritisch voor sub-drempel lekkage.
• Kanaallengte Schaling: Short-channel effecten zoals drain-geïnduceerde barrièredaling (DIBL) moeten gemitigeerd worden met juiste doping en dubbele-gate structuren.
• Thermisch Beheer: Vermogensdichtheid neemt toe met integratie; gebruik high-κ dielectrica en strain engineering om μ te verbeteren.

Betrouwbaarheid & Falingsmodi

Veelvoorkomende falingsmechanismen zijn:

1. Gate oxide breakdown (kritisch veld > 10 MV/cm).
2. Hot-elektron injectie (dominant in short-channel toestellen).
3. Elektromigratie in source/drain metaalcontacten.

Ontwerprichtlijnen uit Semiconductor Device Fundamentals en industriële testplannen (JEDEC JESD22) bieden robuuste mitigatiestrategieën.

Verder Lezen

• MOSFET – Wikipedia
• IEEE Transactions on Nanotechnology – "Enhancement-mode MOSFETs voor 45 nm CMOS"