Optimaliseren van laag-licht INL in CMOS-beeldsensoren: Analyse & Simulatie

Uitdagingen bij hogere resolutie

Met de toename in vraag naar hogere resolutie beeldsensoren, is de pixelpitch verkleind om een groter aantal pixels binnen dezelfde sensorformaat te passen. Om met dezelfde framesnelheid uit te lezen, moeten meerdere rijen gelijktijdig worden uitgelezen. Dit vereist meerdere analoog-naar-data-omzetters (ADCs) per pixelpitch. De ADC-pitch is nog verder verkleind, wat een strakkere layout vereist. De kans op parasitaire koppeling neemt toe, wat zich manifesteert als elektrische diafonie. In single-slope ADC-architectuur hebben ADCs enkele gedeelde gemeenschappelijke netten, waaronder voedingen, ground, biases en ramp. Een groter aantal ADCs dat gelijktijdig converteert, kan kickback op deze gedeelde netten veroorzaken. Dit kan leiden tot non-idealiteiten, een daarvan is non-lineariteit.

Figuur 1. Kolom-parallele uitleesarchitectuur. (Afbeelding: Forza Silicon)

Naast traditionele bronnen van non-lineariteit, worden array-niveau effecten zichtbaarder door de grotere en dichtere arraygrootte van de ADCs. Deze kunnen dips in de lineariteitsplot veroorzaken die lastig te corrigeren zijn en meerdere correctiecurven vereisen. Traditioneel worden optisch zwarte kolommen gebruikt voor ruiscorrectie en offsetcancelling. Aangezien ze allemaal vergelijkbare signaalniveaus hebben, converteren ze op hetzelfde moment en introduceren ze een storing op gedeelde netten. Dit kan non-lineariteit in de donkerdere gebieden van een afbeelding creëren, wat meer opvalt voor het menselijk oog. Bovendien kan het aantal ADC-conversies in het donker afhangen van de scène. Als resultaat varieert de grootte van de storing en maakt het corrigeren moeilijker. Het is daarom beter om het probleem aan de bron te elimineren.

Single-Slope ADC en Lineariteit

Figuur 2. Een typische single-slope ADC. De pixelkolombus wordt uitgelezen met CDS-bewerking. (Afbeelding: Forza Silicon)

Kolom-parallele ADC-architectuur en een single-slope ADC-schema worden respectievelijk in Figuur 1 en Figuur 2 getoond. De ADCs gebruiken correlated double sampling (CDS) om de pixelspanning te lezen. Auto-zeroing (AZ) wordt voltooid ten opzichte van het pixelresetniveau. De ramp wordt op een vast referentieniveau gehouden en het pixel TG-niveau wordt bemonsterd. Dit niveau wordt vergeleken met een rampsignaal dat varieert van hoog naar laag in dit scenario. Op het moment dat het rampsignaal en TG-niveau gelijk zijn, wordt een latch-puls gegenereerd.

Deze puls wordt gebruikt om de tellerwaarde te latchen, wat de gewenste digitale code is die overeenkomt met het pixelsignaal. In een ADC-array is er één ADC per kolombuslijn. De voedingen, ground, biases en ramp worden gedeeld door alle ADCs in de array. Als resultaat zal elke storing op deze gedeelde netten — veroorzaakt door kickback als secties van de ADC-array gelijktijdig converteren — gemeenschappelijk zijn voor alle ADCs bij het uitlezen van een bepaalde rij. Traditioneel worden optisch donkere kolommen aan de kant van de actieve pixelarray toegevoegd voor het corrigeren van eventuele rui of vaste offsets.

Lineariteit meet het verschil tussen de gemeten uitgang en de ideale uitgang. Het wordt gekwantificeerd in termen van geïntegreerde non-lineariteit (INL). Typische bronnen van INL in CMOS-beeldsensoren omvatten de pixeluitgang source follower, VLN-stroombron, ramp, de bemonsteringscondensator aan de ADC-front-end, en de pre-versterker. De bijdrage van de pixel source follower aan INL is voornamelijk te wijten aan het lichameseffect, dat de drempelspanning van het toestel verhoogt naarmate de bronspanning toeneemt. Dit is bekend als donker signaal (Figuur 3). VLN-stroom verandert als de drain-bronspanning van het VLN-toestel varieert (kanallengtemodulatie). Variatie in de VLN-stroom beïnvloedt de transconductantie (gm) van de uitgang source follower van de pixel, waardoor de winst signaalafhankelijk wordt (1) waar Rs de uitgangsimpedantie van VLN is.

Figuur 3. Source follower en het resulterende lichameseffect op de uitgang. (Afbeelding: Forza Silicon)

Het gebruik van een cascode VLN-stroombron helpt het effect van kanallengtemodulatie te verminderen. Echter, dit heeft als bijwerking het verminderen van het bruikbare bereik van het pixelsignaal aangezien het VLN-toestel uit verzadiging kan raken bij heldere signaalniveaus. Ramp is een andere grote bron van INL, met name bij donkere signaalniveaus, door de eindige weerstand van de stroombron in de rampgenerator. Ten slotte, in de ADC, zijn de primaire bronnen van INL het bemonsteringsschakeling en de preamp. Bemonsteringsschakeling INL treedt op vanwege de signaalafhankelijke weerstand van de schakelaar en de signaalafhankelijke capaciteit van de bemonsteringscap, wat de insteltijdfout van het pixelresetniveau en pixel TG-niveau beïnvloedt.

Bronnen van laag-licht INL en mogelijke oplossingen

Zoals beschreven in Sectie 2, delen de ADCs allemaal de voeding/ground, biases en ramp. Als een significant aantal ADCs gelijktijdig converteert, zal er kickback optreden op de gedeelde netten. Aangezien CDS gebruikt wordt om willekeurige offsets van de pixels en ADCs te annuleren, vinden conversies voor hetzelfde signaalniveau in nabijheid plaats. Als resultaat, als meerdere ADCs hetzelfde signaalniveau converteren, zal significante kickback resulteren in INL. Dit effect is duidelijker in het donkere signaalgebied waar de temporale ruis van de pixel en de ADC de fotonshotnoise domineren. De ADCs die een helderder signaalniveau converteren, hebben meer shot noise en converteren niet op hetzelfde moment, wat resulteert in een meer verdeelde kickback. Naast optisch zwarte kolommen, kan het aantal ADCs dat in het donkere signaalgebied converteert, veranderen afhankelijk van de scène. De storing heeft ook een ruimtelijke component, waarbij ADCs dicht bij de bron van de storing grotere kickback ervaren, wat resulteert in grotere INL. Als resultaat zal INL scène-afhankelijk zijn in zowel grootte als ruimtelijke verdeling, wat erg moeilijk te corrigeren is in post-processing. Het verminderen van de INL op de chip is dus wenselijk.

Deze formule verklaart hoe variatie in de VLN-stroom de transconductantie (gm) van de uitgang source follower van de pixel beïnvloedt, waardoor de winst signaalafhankelijk wordt (1) waar Rs de uitgangsimpedantie van VLN is. (Afbeelding: Forza Silicon)

Ramp is een grote bron van INL. De ADCs die de actieve array converteren, zullen bumps in hun INL-plot hebben bij laag-lichtniveaus door een storing in rampshelling. De grootte van de storing zal verminderen in ADCs verder van de bron, als laagdoorlaatfilters van de RC-parasitaire op de rampdistributierouting. De storing op de ramp wordt veroorzaakt door het kickback-effect van de preamp-uitgangsovergang, via parasitaire capaciteit naar ramp. Door de kleine ADC-pitch is strakkere routing vereist, wat het isoleren van de ramp moeilijker maakt.

Figuur 4. Miller-capaciteit in preamp. (Afbeelding: Forza Silicon)

Als het percentage agressoren toeneemt, afhankelijk van de scène, zal kickback toenemen. Zorgvuldige overweging moet gegeven worden aan de ramp-routing bij het creëren van een layout voor de ADC-kolom. Een andere bron van parasitaire koppeling is de CGD van de input MOSFET van de preamp (Figuur 4). Deze toestellen zijn ontworpen om een grote W en L te hebben om flikkerruis te verminderen, en hebben dus een grotere geassocieerde capaciteit. Het gebruik van een cascode-configuratie op de preamp helpt het Millereffect van de capaciteit te verminderen.

Een andere bron van storing is de comparator bias. De storing kan op de bias zelf zijn, of op de voeding/ground waartoe het gerefereerd wordt. Dit wordt veroorzaakt door de CGD van de stroombron (d.w.z. hetzelfde mechanisme als preamp). De voeding/ground-storing wordt veroorzaakt door plotselinge IR-val wanneer de comparator-uitgang schakelt. Het IR-valniveau kan groot worden aangezien de stroom niet verwaarloosbaar is, vooral wanneer veel ADCs gelijktijdig converteren, of wanneer de impedantie van voeding en ground groot is, bijvoorbeeld door het beperkte aantal metallagen.

Figuur 5. Variatie in ADC-conversie door verschil in overgangstijd. (Afbeelding: Forza Silicon)

Als gevolg van de huidige trends om naar hogere resolutie in hetzelfde beeldsensorformaat en een hogere framesnelheid te gaan, is de ADC-pitch gedaald om meer ADCs te passen en de specificatie te halen. Maar omdat de grootte van de sensor niet ook wordt aangepast, is de routing voor de voeding en ground-netten niet met dezelfde factor verbeterd. De IR-val veroorzaakt een verandering in de VGS van de comparator bias, wat resulteert in een verandering in stroom voor de slachtoffer-ADCs comparator. Op zijn beurt verandert ruis op de biasstroom de overgangstijd van de comparator, wat kan manifesteren als non-lineariteit (Figuur 5).

De non-lineariteit wordt significanter voor snellere ADC-telsnelheden, die gebruikt worden om de effectieve rijtijd te verminderen om hoge framesnelheid te bereiken. Om de storing te verminderen, zijn er meerdere opties. Ten eerste kan de dryfsterkte van de biasgenerator verhoogd worden om de impedantie van de bias-knoop te verlagen, wat helpt bij een snellere instelling van de storing. Ten tweede kan het aantal snelle schakelgaten op hetzelfde stroomdomein verminderd worden, wat helpt bij de reductie van de IR-val op de voeding/ground. Dit wordt bereikt door deze toestellen naar een ander stroomdomein te verplaatsen. Zorgvuldige overweging moet ook gegeven worden aan het minimaliseren van voeding/ground-routingweerstand.

Een andere benadering is het verminderen van het effect van de glitch op de slachtoffer-ADCs. Dit kan bereikt worden door de biasspanning in elke ADC apart te bemonsteren. Als resultaat zal de storing niet door het biasnet propageren; elke storing op de voeding/ground zal gespiegeld worden op de bemonsterde biasspanning, wat dezelfde VGS behoudt. De juiste zorg moet genomen worden bij het dimensioneren van de bemonsteringscapaciteit zodat de voeding/ground-storing de VGS niet verandert. Een afweging van het bemonsteren van de comparator-biasspanning is de introductie van kTC-ruis. Aangezien de comparator de preversterker volgt in de signaalketen, is het effect van kTC op de input-gereferreerde ADC-temporale ruis meestal onbetekenend.

Figuur 6. INL-simulatie-testbench. In dit diagram is de ADC-array verdeeld in negen secties. (Afbeelding: Forza Silicon)

Om dit effect te onderzoeken, wordt de ADC-gemodelleerd en INL geplot. Routingweerstand voor alle voedingen, grounds, biases en ramp wordt in de simulatie-testbench gemodelleerd. De referenties —ramp en biases — zijn horizontaal gerouteerd. Voedingen en grounds zijn horizontaal en verticaal gerouteerd. De ADC-array wordt gemodelleerd door het te verdelen in secties en m-factor te gebruiken. Speciale zorg wordt gegeven aan het beslissen over het aantal secties dat nodig is om de array te modelleren zodat elke voeding/ground-gerelateerde variatie in een redelijke runtime kan worden gesimuleerd. Donkere kolommen zijn ook in de testbench opgenomen. De ADCs zijn RC-geëxtraheerd zodat het effect van parasitaire capaciteit in de resultaten kan worden gezien. Verticale routing voor de voedingen en ground wordt zorgvuldig gemodelleerd om de daadwerkelijke routing in de sensor weer te geven. De testbench is zo ingesteld dat een sectie van de array op een vast donker signaalniveau wordt gehouden. De invoer voor de rest van de ADCs in de array wordt gezwenkt naar hun INL-plot. Lineariteit van elke sectie wordt vergeleken om te bepalen of er een ruimtelijk patroon is. Het blokdiagram van de testbench wordt in Figuur 6 getoond.

Figuur 7. INL-plotvergelijking. (Afbeelding: Forza Silicon)

Het simulateresultaat voor en na wijzigingen wordt in Figuur 7 getoond. De INL-plot is voor de eerste 25 procent van het signaalbereik. Het oorspronkelijke resultaat toont de INL-plot, zonder wijzigingen. De volgende twee plots tonen de INL met de in de vorige sectie genoemde wijzigingen. In één plot wordt de comparator bias niet bemonsterd, terwijl in het andere geval de comparator bias wel wordt bemonsterd. Zoals te zien is, verbetert de INL aanzienlijk wanneer de comparator bias wordt bemonsterd.

Dit artikel heeft een analyse- en simulatiemethodologie gepresenteerd voor het voorspellen van de laag-licht non-lineariteit in een ADC-array. Conventionele bronnen van INL zijn goed begrepen, maar naarmate de pixelarrayresolutie is toegenomen en de ADC-pitch consequent is verminderd, zijn additionele array-bronnen van non-lineariteit prominent geworden. Meerdere mogelijke bronnen kunnen de gemeenschappelijke netten in een ADC-array beïnvloeden, meest prominent ramp en biases. Methodes om deze storing te verminderen worden gepresenteerd, wat enige zorgzame ontwerpkeuzes vereist. Een methode om de bronnen te identificeren wordt ook gepresenteerd, wat zorgvuldige modellering van de ADC-array vereist. Gesimuleerde resultaten onthullen een dip in INL bij lage codeniveaus die verbetert na wijzigingen.

Dit artikel is geschreven door Jatin Hansrani, Senior Analog Design Engineer, Forza Silicon Corporation (Pasadena, CA). Voor meer informatie bezoek hier.