De overgrote meerderheid van VHDL-ontwerpen gebruikt geklokte logica , ook bekend als synchrone logica of sequentiële logica . Een geklokt proces wordt alleen geactiveerd door een hoofdkloksignaal, niet wanneer een van de andere ingangssignalen verandert. De basisbouwsteen van geklokte logica is ee

Test je voortgang met deze VHDL-quiz na het voltooien van tutorials 12-17 uit de Basic VHDL Tutorial-serie! Welke uitspraak is waar over het ondertekende type? Ze kunnen vertegenwoordigen hogere waarden dan niet-ondertekende typen Als de meest linkse bit is 1 de waarde moet negatief zijn O

In eerdere tutorials hebben we de wait for . gebruikt verklaring om de tijd in de simulatie te vertragen. Maar hoe zit het met productiemodules? De wait for verklaring kan daar niet voor worden gebruikt. Dat werkt alleen in simulatie omdat we de elektronen in een circuit niet zomaar kunnen vertellen

Een procedure is een soort subprogramma in VHDL dat ons kan helpen herhalende code te voorkomen. Soms ontstaat de behoefte om op meerdere plaatsen in het ontwerp identieke bewerkingen uit te voeren. Hoewel het maken van een module misschien overkill is voor kleine bewerkingen, is een procedure vaak

Een eindige-toestandsmachine (FSM) is een mechanisme waarvan de uitvoer niet alleen afhankelijk is van de huidige status van de invoer, maar ook van eerdere invoer- en uitvoerwaarden. Wanneer u een soort tijdsafhankelijk algoritme in VHDL moet maken, of als u wordt geconfronteerd met het probleem v

Functies zijn subprogrammas in VHDL die kunnen worden gebruikt voor het implementeren van veelgebruikte algoritmen. Een functie heeft nul of meer invoerwaarden en retourneert altijd een waarde. Wat een functie behalve de retourwaarde onderscheidt van een procedure, is dat deze geen Wait-statements k

Een onzuivere functie kan elk signaal binnen zijn bereik lezen of schrijven, ook signalen die niet op de parameterlijst staan. We zeggen dat de functie bijwerkingen . heeft . Wat we bedoelen met bijwerkingen is dat het niet gegarandeerd is dat de functie elke keer dat deze wordt aangeroepen met dez

Het is mogelijk om vanuit een procedure externe signalen aan te sturen. Zolang het signaal binnen het bereik van de procedure valt, is het toegankelijk voor lezen of schrijven, zelfs als het niet in de parameterlijst staat. Procedures die zijn gedeclareerd in het declaratieve gebied van de architec

Test je voortgang met deze VHDL-quiz na het voltooien van deel 4 van de serie Basis VHDL-zelfstudies! Hoe meten we realtime in VHDL? Met behulp van een wait for 1 ns statement Door te tellen klokperioden Door misbruik te maken voortplantingsvertraging Juist! Mis! - Welke bewering is waar

De gekoppelde lijst is een dynamische gegevensstructuur. Een gekoppelde lijst kan worden gebruikt wanneer het totale aantal elementen niet van tevoren bekend is. Het groeit en krimpt in het geheugen, in verhouding tot het aantal items dat het bevat. Gelinkte lijsten kunnen het gemakkelijkst worden

Een self-checking testbench is een VHDL-programma dat de juistheid van het te testen apparaat (DUT) verifieert zonder afhankelijk te zijn van een operator om de output handmatig te inspecteren. De zelfcontrolerende testbench werkt volledig zelfstandig en drukt uiteindelijk een bericht OK of Mislukt

Een interactieve testbank is een simulatoropstelling waarbij invoer voor het te testen apparaat (DUT) wordt geleverd door een operator terwijl de testbank draait. Meestal betekent dit dat u commandos moet invoeren in de simulatorconsole om de TU Delft van een stimulans te voorzien. Terwijl je altij

Circulaire buffers zijn populaire constructies voor het maken van wachtrijen in sequentiële programmeertalen, maar ze kunnen ook in hardware worden geïmplementeerd. In dit artikel zullen we een ringbuffer in VHDL maken om een ​​FIFO in blok-RAM te implementeren. Er zijn veel ontwerpbeslissingen die

Beperkte willekeurige verificatie is een testbench-strategie die berust op het genereren van pseudo-willekeurige transacties voor het te testen apparaat (DUT). Het doel is om een ​​functionele dekking van een aantal vooraf gedefinieerde gebeurtenissen te bereiken door middel van willekeurige interac

Ik ben verheugd om aan te kondigen dat de VHDL- en FPGA-cursus waar ik de afgelopen zes maanden aan heb gewerkt, voltooid begint te worden. De cursus is momenteel in bèta en ik ben van plan om deze dit najaar voor het eerst te lanceren. Voor wie is de FPGA-cursus? De FPGA-cursus is bedoeld voor de

Ik ergerde me een beetje aan de eigenaardigheden van de AXI-interface toen ik voor het eerst logica moest maken om een ​​AXI-module te koppelen. In plaats van de reguliere bezet/geldig, vol/geldig of leeg/geldig stuursignalen, gebruikt de AXI-interface twee stuursignalen genaamd gereed en geldig. Mi

Een handige manier om blok-RAM met beginwaarden te vullen, is door binaire of hexadecimale letterlijke waarden uit een ASCII-bestand te lezen. Dit is ook een goede manier om een ​​ROM (read-only memory) in VHDL te maken. RAM en ROM zijn immers hetzelfde in FPGAs, ROM is een RAM waarvan je alleen lee

Het lezen van signaalwaarden uit een bestand is een alternatieve manier om stimuli te genereren voor het apparaat dat wordt getest (DUT). De volgorde en timing van de testbank zijn hard gecodeerd in een stimulusbestand dat regel voor regel door de VHDL-testbank wordt gelezen. Hierdoor kunt u eenvoud

Het converteren van het afbeeldingsbestand naar een bitmap-indeling zorgt voor de gemakkelijkste manier om een ​​afbeelding te lezen met VHDL. Ondersteuning voor het BMP-rasterafbeeldingsbestandsformaat is ingebouwd in het Microsoft Windows-besturingssysteem. Dat maakt BMP een geschikt beeldformaat

Deze video is een inleidende presentatie over FPGA en programmeerbare logica-technologie. Ik hield deze lezing van 45 minuten op een evenement georganiseerd door 7 Peaks Software in Bangkok, Thailand, op 19 november 2019. Hoogtepunten uit de presentatie zijn: 05:07 Wie gebruikt FPGAs? 09:06 Wat i